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本文舉例說明了如何用軟件實現脈寬調制(PWM)，如何將該設計轉換成一個可以在FPGA中運行的邏輯塊，并能利用存儲器映射I/O接口通過軟件完成對該邏輯塊的控制。通過理解本文討論的概念和內容，沒有太多硬件知識的軟件開發人員也能掌握在FPGA上開發硬件的技能。 在不遠的將來，嵌入式系統設計師將能夠根據哪個更有利于解決設計問題來自由選擇硬件和軟件方案。但直到現在，對于那些想學習硬件設計的軟件工程師來說不少障礙仍然很難逾越。由于硬件描述語言和編程語言非常相似，因此最終這些障礙會消失。另外，市場上已有好幾種低成本的演示板，上面包含現場可編程門陣列 (FPGA)、微處理器以及相應工具，軟件開發人員可以借此來學習硬件設計。 本文舉例說明了一個使用FPGA的新設計流程，我們從中可以知道如何用軟件實現PWM，然后如何將該設計轉換成一個可以在FPGA中運行的邏輯塊，并能利用存儲器映射I/O接口通過軟件完成對該邏輯塊的控制。 軟硬件劃分 現在的情況與以前有所不同，軟件工程師能夠方便地參與到硬件設計中。不管是硬件模塊還是軟件模塊現在都可以用編程語言進行設計。眾所周知，C語言是嵌入式軟件設計的通用語言。在硬件設計方面，verilog則是流行的選擇(用VHDL的人也很多)。Verilog的語法和結構與C編程語言非常相似，從本文的例子中也可以看到這一點。 同時，硬件的升級和修改也變得越來越方便。以前可以通過下載新的可執行映像文件升級軟件，但對硬件卻行不通。現在情況不同了。就像軟件開發人員能夠快速編輯、重新編譯、然后將新代碼下載到存儲器那樣，使用可編程邏輯器件的硬件設計者也能做類似的事情。可編程邏輯改變了嵌入式系統的設計方法，設計者可以像修改軟件那樣方便地修改硬件。換句話說，在設計和調試階段，設計者能夠靈活選擇軟件方式或硬件方式來作為完成任務的最佳方式。 設計者無需太多的硬件知識就可以利用FPGA供應商提供的工具輕松地開發出可編程邏輯嵌入式系統。例如，Altera公司的SOPC Builder能幫助系統設計師從已有的庫中選擇和配置外圍電路，并增加用來創建和連接外圍電路的用戶邏輯。加上一些可編程邏輯和硬件知識，軟件工程師就能夠充分利用硬件的優勢改進他們的系統。 PWM軟件 PWM控制器會產生一連串脈沖。通常需要規定脈沖的周期和寬度。占空比被定義為脈沖寬度與周期的比值。PWM有著廣泛的應用，大多數情況下用于控制模擬電路。因為數字信號連續變化的速率相對較快(當然取決于信號周期)，因此最終會形成一個用來控制模擬設備的平均電壓值。當PWM脈沖流應用于馬達時，馬達的轉速就能正比于占空比(從0%到100%)。如果占空比增加，馬達轉速就會提高，反之，如果占空比減小，馬達的轉速隨之也會降低。 用軟件編寫這樣一個PWM控制器是相對比較容易的任務，但它有助于我們簡明扼要地描述如何用Verilog設計硬件。清單1給出了PWM的C代碼。 清單1：完全用軟件實現的位脈沖PWM控制器。 void pwmTask(uint32_t pulse_width, uint32_t period) { uint32_t time_on=pulse_width; uint32_t time_off=period-pulse_width; while (1) { pwm_output=1; sleep(time_on); pwm_output=0; sleep(time_off); } } 根據脈寬(pulse_width)和周期(period)參數值，計算出輸出為高電平和低電平的時間。接下來將輸出引腳置為高電平，并等待 time_on設定的時間值之后，將輸出變為低電平，并等待time_off參數設定的時間值。下個周期再重復這樣的過程，并無限循環下去。 Verilog模塊 清單2給出了一個簡單的Verilog模塊，實現帶異步復位功能的8位寬寄存器。寄存器的輸入“in”在時鐘的上升沿被賦值到輸出“out”，直到clr_n復位信號的下降沿到來(此時輸出將被賦值為0)。 清單2：實現帶異步復位功能8位寬寄存器的Verilog編寫模塊。 module simple_register(in, out, clr_n, clk, a); //端口聲明 input input input [7:0] input output [7:0] clr_n; clk; in; a; out; //信號聲明 reg [7:0] wire out; a; //實現帶異步清除的寄存器 always @(posedge clk or negedge clr_n) begin if (clr_n==0) // could also be written if (!clr_n) out＜=0; else out＜=in; end //連續賦值 assign a=!out[0]; endmodule 粗略地看verilog與C語言有許多相似之處。分號用于結束每個語句，注釋符也是相同的(/* ... */和// 都是熟悉的)，運算符“＝＝”也用來測試相等性。Verilog的if..then..else語法與C語言的也非常相似，只是Verilog用關鍵字 begin和end代替了C的大括號。事實上，關鍵字begin和end對于單語句塊來說是可有可無的，就與C中的大括號用法一樣。Verilog和C都對大小寫敏感。 當然，硬件和軟件的一個重要區別是它們的“運行”方式。硬件設計中用到的許多單元都是并行工作的。一旦設備電源開啟，硬件的每個單元就會一直處于運行狀態。雖然根據具體的控制邏輯和數據輸入，設備的一些單元可能不會改變它們的輸出信號，但它們還是一直在“運行”中。 相反，在同一時刻整個軟件設計中只有一小部分(即使是多軟件任務也只有一個任務)在執行。如果只有一個處理器，同一時間點只能有一條指令在執行。軟件的其它部分可以被認為處于休眠狀態，這與硬件有很大的不同。變量可能以一個有效值而存在，但大多數時間里它們都不在使用狀態。 軟硬件的不同行為會直接導致硬件和軟件代碼編程方式的不同。軟件是串行執行的，每一行代碼的執行都要等到前一行代碼執行完畢后才能進行(中斷的非線性或操作系統的命令除外)。 //------------------------------------------------------------------------------------------------------------- 一個Verilog模塊的開頭是關鍵字module，緊跟其后的是模塊名稱和端口列表，端口列表列出了該模塊用到的所有輸入輸出名稱。接下來是端口聲明部分。注意：所有的輸入輸出既出現在模塊第一行的端口列表中，也會出現在端口聲明(declaration)部分中。 在Verilog中有二種類型的內部信號用得比較多，它們是reg和wire。它們具有不同的功能。所有端口都有一個名稱相同且聲明為wire 的信號。因此連線line被聲明為wire不是必要的。reg會保持上次的賦值，因此不需要每次都進行驅動。wire型信號用于異步邏輯，有時也用來連接信號。因為 reg可以保持上次的值，因此輸入不能被聲明為reg類型。在Verilog模塊中可以在任何時候異步地將輸入改變為任何事件。reg和wire的主要區別是，reg類型的信號只能在過程塊(后面會談到)中賦值，而wire類型的信號只能在過程塊外賦值。這兩種信號類型都可以出現在過程塊內部和外部的賦值運算符右邊。 使用關鍵字reg并不一定意味著編譯器會創建一個寄存器，理解這一點是非常重要的。清單2的代碼中有一個reg類型8位寬的內部信號out。該模塊使用寄存器源于always模塊(過程塊的一種)的編程方式。值得注意的是，信號a是一個wire類型，因此只能在連續賦值(continuous assignment)語句中賦值，而reg類型的out信號只能在always塊中賦值。 always塊是過程塊的一種，僅在某種變化發生時用于更新信號。always語句圓括號里的表達式組被稱為敏感列表，格式是：(表達式or表達式…) 只要敏感列表中的任何一個表達式值為真，always塊中的代碼就會被執行。Verilog中用于上升沿和下降沿的關鍵字分別是posedge 和 negedge。這二個關鍵字經常被用于敏感列表。在本例中，如果clk信號的上升沿或clr_n的下降沿信號發生時，always塊內部的語句就會被執行。 為了用好寄存器，輸出必須在時鐘的上升沿得到更新(下降沿也可以，但上升沿更常見些)。增加negedge clr_n會使寄存器在clr_n信號的下降沿復位。但并不是所有的敏感列表都會包含關鍵字posedge或negedge，因此在實際硬件中并不總是存在真實的寄存器。 always塊內的第一條語句判斷clr_n信號的上升沿有沒有發生。如果有，下一行代碼把out置為0。這些代碼行實現了寄存器的異步復位功能。如果條件語句是：if(negedge clr_n and clk==1)，那么該語句實現的就是基于時鐘的異步復位。 讀者可能已經注意到，always塊中的賦值運算符與以關鍵字assign開頭的連續賦值語句中用到的運算符不一樣。"＜="運算符用于非阻塞性(nonblocking)賦值，而"＝"運算符用于阻塞性(blocking)賦值。 在一組阻塞性賦值語句中，在下一個阻塞性賦值語句執行前需要計算并賦值第一個賦值語句。這一過程就象C語言中語句的順序執行。而非阻塞語句在執行時，所有賦值語句的右邊被同時計算和賦值。連續賦值語句必須使用阻塞賦值語句(否則編譯器會報錯)。 為了減少代碼出錯的概率，建議在順序邏輯(例如希望以寄存器方式實現的邏輯)always塊中的所有賦值語句使用非阻塞性賦值語句。大多數 always塊應該使用非阻塞性賦值語句。如果always塊都是組合邏輯，那么就需要使用阻塞性賦值語句。 //------------------------------------------------------------------------------------------------------------- PWM硬件 編寫存儲器映射硬件模塊的首要任務是以軟件方式決定寄存器映射圖。在PWM案例中，一般設計師希望能用軟件設置周期和脈寬。在硬件設計中用計數器統計系統時鐘周期數是非常容易的。因此要用到兩個寄存器，分別命名為pulse_width和period，并且都在時鐘周期內度量。表1給出了PWM 的寄存器映射圖。 為了確定輸出信號，硬件可簡單地通過將period和pulse_width寄存器內容作為運行中的計數器保持的輸出。 接下來要為PWM選擇端口，大多數端口可以依據總線架構而定。表2提供了通用存儲器映射PWM的信號描述概要。通常為低電平有效的信號命名做法是在信號名上加“_n”，對于控制信號更是如此。表2中的write_n和clr_n信號就是低電平有效的信號(下降沿觸發)。 至此我們已經定義好了硬件模塊的接口，接下來就可以開始編寫verilog代碼了。清單3給出了一個實現例子。 清單3：用Verilog實現的PWM硬件。 module pwm (clk, write_data, cs, write_n, addr, clr_n, read_data, pwm_out); input input [31:0] input input input input output [31:0] output clk; write_data; cs; write_n; addr; clr_n; read_data; pwm_out; reg [31:0] reg [31:0] reg [31:0] reg reg [31:0] wire period; pulse_width; counter; off; read_data; period_en, pulse_width_en; //寫使能 // 定義period和pulse_width寄存器的內容 always @(posedge clk or negedge clr_n) begin if (clr_n==0) begin period＜=32''h 00000000; pulse_width＜=32''h 00000000; end else begin if (period_en) period＜=write_data[31:0]; else period＜=period; if (pulse_width_en) pulse_width＜=write_data[31:0]; else pulse_width＜=pulse_width; end end // period和pulse_width寄存器的讀訪問 always @(addr or period or pulse_width) if (addr == 0) read_data=period; else read_data=pulse_width; always @(posedge clk or negedge clr_n) begin if (clr_n==0) counter＜=0; else if (counter＞=period-1) counter＜=0; else counter＜=counter+1; end always @(posedge clk or negedge clr_n) begin if (clr_n==0) off＜=0; else if (counter＞=pulse_width) off ＜= 1; else if (counter==0) off＜=0; else off＜=off; end assign period_en = cs & !write_n & !addr; assign pulse_width_en = cs & !write_n & addr; //PWM輸出 assign pwm_out=!off; endmodule 首先是端口說明，接著是內部信號說明。構成PWM軟件控制接口的存儲器映射型寄存器被聲明為reg。該代碼行只允許以32位的方式訪問這些存儲器映射型寄存器。如果需要8位或16位訪問，就必須將寄存器分割成4個8位寄存器，并增加字節使能信號邏輯。用verilog代碼實現這一功能是非常簡單的。 always塊中已賦過值的所有信號都被聲明為reg類型。聲明為wire類型的信號是period和pulse_width寄存器寫入使能信號。這些信號使用連續賦值語句進行賦值。 清單的余下部分即是實際的代碼，共有4個always塊，最后還有幾個賦值語句。每個always塊描述一個信號或一組有相同基本行為(換句話說，使用相同的控制邏輯)的信號的行為。這是使代碼具有可讀性并能減少錯誤的Verilog代碼編寫風格。所有的always塊都有復位邏輯，當 clr_n信號被證實(設為0)時，復位邏輯將信號置為0。雖然這樣做并不是嚴格必需的，但這是一種良好的設計習慣，能使每個信號在復位時都有確定的值。 第一個always塊描述了寄存器映射中的寄存器行為。當正確的使能信號被證實時，write_data寄存器值就被寫入period或 pulse_width寄存器中。這是改變任一寄存器值的唯一途徑。該文件底部的連續賦值語句定義了寫入使能信號。當主寫入使能信號和芯片選擇信號同時被證實時，period和pulse_width寄存器的寫入使能信號就被證實，此時period和pulse_width的地址位應分別被置為0和1。 第二個always塊定義了寄存器映射圖中讀寄存器。Period寄存器位于外圍電路的基本地址處，pulse_width寄存器在后面32位字地址處。 第三和第四個always塊一起來決定PWM的輸出。第三個always塊實現計數器功能，它連續計數到period寄存器設置的值時復位到 0，然后重新開始計數。第四個always塊對該計數器值與pulse_width寄存器值進行比較，當計數器值小于pulse_width值時，PWM 輸出保持高電平，否則設為低電平。 需要牢記的是不管在何種條件下每個信號都必須有明確的值。回顧一下硬件的基本行為特征——“始終在運行”。例如在最后一個always塊(描述 off信號的那個塊)中，代碼的最后行將off賦于它本身。最初看來好象比較奇怪，但如果沒有這一行的話，off值將是不確定的。對這一情況保持跟蹤的最方便途徑是確保每次信號會在if語句中賦值，在相應的else語句中也賦值。 軟件訪問 現在硬件完成了，可以利用寄存器映射圖中的寄存器通過軟件對PWM實施控制。讀者可以用一個簡單的帶指針的數據結構連接PWM中的寄存器。 typedef volatile struct { uint32_t period; uint32_t pulse_width; } PWM; 例如，可以將PWM連接到LED。先初始化一個名為pLED、類型為PWM*的變量，將其指向PWM基地址。這樣做實際上是將硬件抽象進了一個數據結構。向pLED-＞period寫入數據會設置或改變period值，向pLED-＞pulse_width寫入數據將改變占空比，并導致LED 的亮度增加或減少。如果使用的是閃爍型LED，只需把周期變長，讓肉眼清晰辨別開和關的周期即可。 清單3所示的verilog PWM實現在本例中是作為Altera的Nios處理器系統的外圍電路進行測試的，可以利用前文所述的C結構通過軟件對它訪問。Altera的SOPC Builder創建了宏，可以使ModelSim(明導資訊公司的一個硬件仿真器)中的協同仿真。在系統執行C代碼時可以利用ModelSim仿真器觀察到PWM信號以及其它系統信號的行為。 清單4給出了用于產生圖1所示PWM波形的C代碼。C代碼向PWM寄存器寫入數據，創建出周期為5個時鐘周期、脈寬為4個時鐘周期的PWM輸出信號。請注意在波形的開始處，由于period和pulse_width寄存器都被寫入了數據，cs和wr_n信號被證實了二次（在寫period寄存器時地址信號為低電平，在寫pulse_width寄存器時地址信號變成了高電平）。 清單4：用于產生圖1所示PWM波形的測試軟件。 void main(void) { PWM * const pLED=... pLED-＞period=5; pLED-＞pulse_width=4; asm("nop"); asm("nop"); asm("nop"); pLED-＞pulse_width=2; } 在寄存器中寫入新值后，pwm_output信號開始反映出變化。然后，只加入一些時延我們再看輸出，一些NOP指令被C代碼執行了。最終，脈寬變為2個周期，PWM波形相應也有了變化，但周期仍保持為5個時鐘周期。 設計嵌入式系統架構時最好將系統分成硬件和軟件二大模塊，以便充分利用各自的優勢。隨著開發工具的不斷發展，軟件和硬件模塊的相互交換也變得越來越透明。 一旦充分理解了本文討論的概念和內容，也就掌握了在FPGA上開發硬件的技能。FPGA能被用作微處理器系統中的一個存儲器映射式外圍電路，可以通過簡單的編程實現接口。由于用硬件實現算法的速度快得多，將算法從軟件轉換成硬件可以極大地提高系統性能。這就是人們常說的硬件加速，掌握這一技術是熟練使用可編程邏輯器件中被有效實現的可配置處理器的關鍵。從長遠來看，即使是軟件工程師也能通過硬件加速提高系統性能和效率。 |
