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1 前言 IBM在芯片設計方面有著獨特并且有效的方式，在其開展的ASIC業務中，不僅提供客戶高可靠性的定制化設計方案，而且擁有科學的分析能力，即便現代的芯片開發周期不斷縮減，我們還是保持著嚴謹的作風，提供給每一個客戶高質量的產品。 本文將側重于高速信號傳輸領域，介紹IBM對于PowerNoise分析的一些基本思路。眾所周知，目前的竄行通訊接口一般都工作在10GBps上下，對于發送/接受，時鐘頻率控制單元有著極其嚴苛的電氣要求,隨之而來的就是更近一步的對芯片資源規劃(FloorPlan)的要求。這些由電氣要求轉化而來的物理約束，因各種器件而不同，往往在空間資源比較緊張的項目中互相抵觸，令普通開發者進退兩難。對客戶不利的是，往往會有很多供應商倉促上陣，最終導致產品瑕疵，或者反復設計，驗證，延誤了寶貴的上市時機。 IBM的確在這方面也遇到了同樣的問題，一邊是緊迫的交期，一邊是如何做出準確的Noise分析，特別是如何全面地進行仿真。對于后者，基于IBM強大的計算機集群，我們很早就可以讓每個ASIC項目對所有Net的供電系統，進行逐個驗證，而不是抽樣分析。但合理的模型，合理的分析方法，的確是我們過去一段時間一直在研究的課題。以下的內容就會對這一部分，進行深入的探討。 2 電源網絡的模型及噪聲的基本概念 在ASIC的設計過程中，電源網絡的噪聲分析是其中非常重要的環節，本節將重點介紹電源網絡的模型及電源網絡噪聲的基本概念。 2.1 IBM芯片的電源網格 IBM的供電網格，如圖1,2所示，大致上均保持著正交的排列方式，對于大部分應用模塊不需定制。我們可以按不同的芯片尺寸，比較方便的得到它的通用模型。 圖13D模型和powerbus格點模型 圖2設計圖 2.2 IBM芯片的封裝模型 封裝模型的主要特點集中在層疊結構和Substrate設計上，如圖3，4。因為我們對每種Substrate的設計做了嚴格的限定，如布線風格，TraceWidth(W),CopperThickness(T),層間厚度（H），Power/Signal層別，所以無論芯片功能差異如何，我們都可以得到一個可靠的經驗值來反映封裝特性，比如阻抗的經驗值，我們設定為50歐姆。 圖3 圖4 2.3 電源網絡的總體模型 圖5是從板級電源一直到芯片級的完整的電源網絡示意圖。在這個電路模型中，板級的供電電源被看作是理想電壓源，板級走線，封裝及芯片上的電源網格均由電阻，電容，電感組成的電路來模擬，芯片上的IP及IO由電流源模擬。 其中板級部分產生低頻噪聲，封裝部分產生中頻噪聲，芯片級則產生高頻噪聲。 圖5電源網絡電路模型 2.4 電源網絡噪聲的概念 當芯片上的信號開始跳變時，如由0到1，電源網絡的階躍響應會如圖6所示。最低電壓值由芯片上的靜態電容值與翻轉電容值的比例決定，跳變后的諧振則為典型的LC諧振，靜態電壓降則是平均功率的體現，由網絡中的寄生電阻導致。穩態的交流響應與工作頻率相關，其波動的電壓值隨著工作頻率的增加而減小。 圖6電源網絡階躍響應 3 IBM芯片的電源網絡噪聲分析 3.1 噪聲分析的流程 圖7為電源瞬態噪聲分析的基本流程，列述了各主要階段的工作重點。 圖7噪聲分析流程 對于ASIC,抑制噪聲有兩種主要的方法：合理布局，以及增加去耦電容。 1.對于合理布局，有很多需要遵守的規則，除了IBM應用文檔中的基本方法，也要注意不同電路的噪聲要求。一般需要考慮到的因素有：噪聲源，受害源和翻轉率。如圖8，對于SRAM陣列，雖然供電網絡是相對均勻的結構，但由于等效電阻,背景電容不同，同一個IP在整個芯片擺放的位置不同也會產生不同的噪聲。 2.對于增加去耦電容，工具可以自動根據電路的種類，負載，工作頻率，確定的去耦電容數目以及擺放位置，也可以手動，根據噪聲目標，以一定算法用遞歸的方式確定去耦電容數量。以SRAM群為例，將會根據其工作頻率，翻轉率，以及端口所在的位置分配去耦電容。 這種方法的缺點是過多的去藕電容會導致芯片內布線困難。 圖8布局示意圖 供電網路噪聲分析不僅包含工具分析的過程，也包含著前期的預防。在預防過程中，除了工程師自身的經驗，IBM也應用了審查表格這一形式，集成了諸多經驗和注意事項，進一步確保設計的順利進行，如PINT和NTFR。 1.PINT會議：項目的早期，芯片的布局的過程中，會面臨噪聲抑制和性能折衷的問題。PINT會議就以審查表格的形式，對基本的ASIC內容，噪聲影響，應用方式，布局進行討論。審查過程中，將會強調某些可能會影響布局的特定的區域或者敏感IP，提供如何擺放去耦電容的建議，以及定位一些需要引起注意的噪聲受害者和攻擊者。這些具體設計前的評估，使得芯片設計工程師在早期布局的時候就能提高對噪聲問題的關注，對于即將產生的設計風險提前采取措施。 2.NTFR會議：項目的中期，基本布局確定并進行了初步噪聲分析后，NTFR會議將會關注更為細節的部分，特別對于高速接口電路的擺放位置，時序分析，噪聲分析，將會有更加嚴格的要求。 布局,擺放去耦電容,噪聲分析，再調整布局和去耦電容數是一個遞歸過程，需要根據噪聲分析的結果不斷調整。在IBM的各個設計階段，由于網表的完備性不同，也都會針對每次布局或者供電網絡的變化進行噪聲分析。以下是我們的一些分析方法。 1.通用封裝模型（GPM/WBGPM）:局部的IO分析和模擬IP電路的variation確認。能夠分析局部IO噪聲，進行信號完整性以及時序分析，確認模擬電路供電網絡噪聲是否達到要求。這個仿真比較靈活，可以在設計的各個階段進行，比如，在布局初期，可以結合客戶板級要求，確定局部IO以及IO周圍的敏感電路的分布，在后期，與客戶的板級設計相連，完成全系統的驗證。 2.Alsim_TA:是一個用于芯片的全局分析工具，引入了3維的概念，可以同時基于時間軸和空間進行噪聲分析。通過它，我們可以觀測到芯片的整體噪聲分布，特別是可以準確捕捉到一些強噪聲點，觀察電源的諧振,確保元器件和去耦電容的合理放置。 運行Alsim_TA，取得準確結果的前提是Floorplan和PowerRouting必須完成。 3.頻域分析(可選):作為IBMASIC噪聲分析的一種方法，有助于分析并消除來自于鄰近內核的噪聲。 4.其它：除了上述3種方法之外，IBM還可以提供多種關于噪聲分析的其它方案。例如，生成針對于系統級仿真的芯片電源模型（見圖5），基于GPM的信號完整性分析，電源網絡諧振分析和高頻發射信號分析等。 3.2電源暫態噪聲分析的主要工具-Alsim_TA ALSIM_TA主要工作在兩種模式下。 1．Floorplan 可以在設計的早期來運行，為設計的布局提供指導，有效地減少Iteration. 2．FinalAnalysis 當設計已基本成型時，基于規劃好的電源網絡，封裝的寄生參數，準確的電流波形和頻率信息，這時ALSIM_TA就可以進行更為精確的噪聲分析。 ALSIM_TA的分析流程可以簡單歸納為以下幾個步驟： 1.建立電流模型； 2.建立電源網絡分布模型并簡化； 3.將各模型和封裝參數結合，進行暫態仿真分析。 仿真完成的輸出結果可以反映動態的電源噪聲，如圖9所示。 圖9ALSIM_TA仿真結果示意圖 3.3 基于Hspice的電源噪聲分析工具—GPM GPM是基于Hspice的電源噪聲分析工具，相對于ALSIM_TA側重于對整個芯片進行全局仿真，GPM更著重于分析芯片的局部噪聲情況，如圖10所示。 圖10GPM示意圖 GPM的模型可以包含封裝的寄生參數，IO，去耦電容，存儲器陣列還有部分邏輯。 GPM的分析流程可以簡單總結為以下幾個步驟： 1使用AutoGPM在芯片上自動找到IO最密集的區域，然后生成Hspice的網表。 2在網表中填入仿真所需要的參數。 3分析仿真結果，可調整電容數量來滿足動態壓降的要求。 4 噪聲分析的實例 下面是噪聲分析的實例。該項目芯片封裝形式為FCBGA,最大功耗約為9.2W。主要包含的模塊:串并并串轉換電路（最高速率11Gps），靜態存儲器（最高頻率155MHz）,高精度頻率發生器,以及各種高速IO接口電路。 圖11是Alsim_TA的分析結果，針對于全局，分為VoltageCompression和Variation兩部分。合理的布局和去耦電容的放置確保了每個IP的噪聲容限都在相應的范圍內。 圖11Alsim_TA電壓compression和variation圖 圖12為ALSIM_TA提供的具體波形圖，每種IP都分別有電流和電壓兩種波形圖。 圖12ALSIM_TA中各個模塊的電流電壓波形圖 GPM分析主要針對于局部，如圖13，其仿真范圍局限于GPM窗口內的多個IO，標準是盡可能對IO最密集的區域進行分析，考慮其對周邊IP的最大影響，得到整個項目的WorstCase。 圖13IOGPM窗口 5 總結 目前，所有IBM的ASIC客戶都已經體驗到了這種分析所帶來的好處，確定器件規劃的周期大大縮短，一些大膽的設計也可以放心嘗試，盡可能的將PCB和芯片布局整合起來，實實在在的做出按自己意愿定制的芯片。 IBM作為一個國際化的公司，一直致力于幫助中國企業的發展。在AISC領域，我們已于多家國內知名企業展開了有效而長期的合作。同樣，希望我們的論文能給中國的ASIC發展做出微薄的貢獻。 |
