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下面的內(nèi)容轉(zhuǎn)自EDAcn論壇，對初學(xué)者會有幫助。 看的時候腦子多轉(zhuǎn)幾下，不要被動的接受！! from http://www.edacn.net/bbs/viewthread.php?tid=9851&extra=page%3D4 ******************************************************************** 很久沒有發(fā)帖子了，很對不住大家。工作上已經(jīng)不做FPGA了，并且工作上太忙。今天跟一個人聊FPGA，我就將我當(dāng)時的一些話貼出來，大家就當(dāng)隨便看看，浪費(fèi)一兩分鐘時間。 有人問我，三態(tài)門自己寫了一個程序，卻調(diào)試不出來。當(dāng)然，我現(xiàn)在也沒有用語言自己寫一個三態(tài)門出來，我更習(xí)慣Ip Core里面的Tribuffer。自己編寫的，是需要有點(diǎn)技巧，尤其是在控制信號那個地方。最好還是用ｉｐ�。悖铮颍澹茫椋稹。悖铮颍宓暮锰幵谟谡麄�電路非常清晰。我曾經(jīng)嘗試著自己寫一個三態(tài)門，但是調(diào)試過程中發(fā)現(xiàn)問題很多，所有后來干脆用系統(tǒng)提供的了。 另外，她說學(xué)習(xí)語言學(xué)了一個月，我覺得大可沒有這個必要。語言那東西，只是工具。并且，常用的語法也就那么多，所以根本沒有必要去專門學(xué)習(xí)。最好是用到的時候去查一下書，或者查一下外國人寫的那個電子版的handbook。 拿到一個設(shè)計要求后，首先就用你學(xué)到的數(shù)字電路知識把整個系統(tǒng)大體給搭一個原理圖出來，就像是用ｐｒｏｔｅｌ作電路板一樣。什么地方能用一個譯碼器就可以解決了，什么地方能用一個復(fù)用器就可以解決了，等等。等到你明白了這些，就應(yīng)該很容易的做ＦＰＧＡ了。我一開始也是總在看別人說哪個語言好＼哪個工具好，并且一開始覺得原理圖設(shè)計輸入方法是最笨的，但是到后來，我忽然發(fā)現(xiàn)，這才是真正的高手。系統(tǒng)設(shè)計的頂層最好采用原理圖模式，這樣整個系統(tǒng)非常清晰，便于多人和自己維護(hù)，而在一些低層模塊，可以用ip core的，盡量用ip core；不行的，就把功能細(xì)分，每一個子功能寫一個vhd或v文件，然后編譯成symbol，在原理圖中調(diào)用symbol。 我只是在這里泛泛而談，希望能夠?qū)Τ鯇W(xué)者有一點(diǎn)幫助，如果有說得不對的地方，希望大家多多指正。 by channelelle ******************************************************************* 其實(shí)FPGA不是學(xué)會的，是做會的。遇到問題，解決問題和總結(jié)經(jīng)驗(yàn)，不斷往復(fù)，水平就提高了。 剛開始做，誰都會遇到問題。這時候不要動不動就張口問別人，要自己多想一想，試一試。比如，剛焊好的板子，上電后，下載不了，這是一個新手經(jīng)常遇到的問題。 一般來說，大多數(shù)人會去檢查下載電路的原理圖，如果發(fā)現(xiàn)和正確的原理圖沒有區(qū)別就沒辦法了，開始懷疑芯片是不是壞了，焊接是不是有問題，是不是哪里有干擾啊等等。 而有的細(xì)心一些的人，就會仔細(xì)的看看下載的原理，信號的時序，用示波器看看板上信號的時序，一步一步的找原因。如果沒有找到，就會仔細(xì)檢查FPGA的電路，從電源設(shè)計，到去耦電容擺放等等方面去動手查找原因。如果覺得那里有問題，就動手改一看看，測一側(cè)有沒有改變，而不是坐著想哪里出問題。 可能最后就是芯片壞了，或者沒有焊接好，但是后者確在這個過程中學(xué)到了很多東西，至少對FPGA下載的原理了解的十分清楚。 以上是隨便舉的一個例子，還有一點(diǎn)要忠告大家的就是不要輕易的懷疑芯片有問題，如果電路工作不正常，那么99％的原因是和設(shè)計有關(guān)的，是可以找到確定的原因的，而不是偶然的，即使是噪聲或者干擾。 by RedLogic **************************************************************** FPGA這東西最需要的就是自己去實(shí)際動手編寫程序，哪怕僅僅是編寫一個737，只有在不斷的編寫調(diào)試的過程中才能找到感覺。同意樓上的觀點(diǎn)，不要過分的去看語法，常用的其實(shí)不多。我剛開始也是認(rèn)為整個系統(tǒng)全部用語言編寫最好，通過個人的經(jīng)驗(yàn)教訓(xùn)才發(fā)現(xiàn)，頂層文件最后用原理圖。 還有個建議就是平時多自己編寫聯(lián)系一些東西，比如花點(diǎn)時間編一點(diǎn)任意分頻器啊鎖相環(huán)啊什么的，從中會找到很多樂趣。當(dāng)然必須要遇到很多困難才有樂趣了。如果什么困難都沒有，那只能說您是高手了。 還有就是要互相之間多討論，每個人的觀點(diǎn)都可能是你學(xué)習(xí)的內(nèi)容。 也亂想到這里. 還有要補(bǔ)充一點(diǎn)就是如果是做系統(tǒng)的設(shè)計，最后一定用同步系統(tǒng)。 by bluetooth884 **************************************************************** 我是一個新新手，我也來說幾句。我開始學(xué)EDA也有一年時間，開始我學(xué)verilog語言，當(dāng)時沒有條件，電腦沒有，學(xué)習(xí)板也沒有。我就天天看語法，看別人的程序。一直到今年3月份條件才改善，有自己的電腦和學(xué)習(xí)板，老師教是用VHDL，所以我就改學(xué)這個了。因?yàn)橐獪?zhǔn)備9月份的電子競賽，所以要提前學(xué)，憑老師教的那點(diǎn)東西肯定是不夠的，我只花了一個星期的時間把很常用的語法記住，然后再花兩個星期的時間看別人的程序，從別人的程序中學(xué)會基本格式。開始進(jìn)步很慢，主要阻力是軟件不會使用，全憑自己去摸索要很長時間，4月 12，13兩天聽了潘松老師的兩天課，他主要是講quartus的使用，感覺那兩天學(xué)了很多東西。軟件基本會使用后開始自己慢慢的編小程序，但真正要提高還是具體做點(diǎn)什么東西。接下來兩個星期老師布置了一個數(shù)字頻率計的題目，F(xiàn)PGA做處理，MCU做控制。但我對單片機(jī)不熟悉，結(jié)果下來感覺是單片機(jī)不能從FPGA讀數(shù)據(jù)，題目沒有完成。但這次具體的應(yīng)用讓我也學(xué)到很多東西，系統(tǒng)時鐘，保持時間，建立時間等等一些很基本的概念，這些在高手們看來可能是再簡單不過的東西，但一個新手全憑自己的摸索去了解這些東西已經(jīng)是很不容易了。我沒有夸自己的意思，我是想說真正要學(xué)到東西，一定要投入到具體的項(xiàng)目中去，這些話前輩們已經(jīng)說過很多次。還有一點(diǎn)想說的就是，新手不要好高騖遠(yuǎn)，我就犯了這樣的錯誤，最基本的沒搞懂，我就想去學(xué)嵌入式系統(tǒng)。 我現(xiàn)在水平還非常非常有限，真正要我獨(dú)立完成一個小系統(tǒng)的設(shè)計還很困難。有很多基本的東西我還不懂，但我很想學(xué)好這個。上次那個題目沒有做出來，老師好像不怎么相信我的EDA了（呵呵）。再老師對這個不熟悉，他就什么東西只想用模電和單片機(jī)做出來，其實(shí)給我很大感覺就是對于同一個題目EDA可以在很大程度上弱化單片機(jī)，使題目變的更加容易實(shí)現(xiàn)。所以現(xiàn)在要加緊學(xué)好，到9月份還不到半年的時間了，我能學(xué)成什么樣子呢？我們這里教EDA的老師很少，就2個，給我們上課的老師講了半學(xué)期的ABEL。很多不懂的東西沒人問，只能在這里發(fā)發(fā)帖子問問這里熱心的人了。 感謝曾經(jīng)給過我莫大幫助的DX們。希望你們的幫助讓我有質(zhì)的飛躍！ by fenglouto1 *************************************************************** to channelelle:雖然前面回文的評價還可以，但是我想我還是應(yīng)該很直接要指出你其中很多的錯誤思想，我不想有更多的受到誤導(dǎo)，請原諒我說的比較直接。 系統(tǒng)級的設(shè)計我們?yōu)槭裁催�需要畫原理圖？我們在總體設(shè)計方案中可以將一級模塊劃分好，將一級模塊的接口時序定義好，完完全全沒有必要用畫原理圖，除非你在做設(shè)計之前是不做方案的或者方案做的很差。 我們要求設(shè)計要盡量的做到與器件無關(guān)（除了FIFO、PLL等），你這樣畫原理怎么實(shí)現(xiàn)平臺的無關(guān)性？如果我之前用的是altera的器件，現(xiàn)在要轉(zhuǎn)成xilinx的，你那原理圖還能用？ 一般來說芯片廠家的EDA工具綜合性能都一般，如果你要用第三方綜合工具怎么辦？ 還有，你這樣畫原理圖那仿真怎么辦？你該不會用quartus下畫波形圖吧？我們大的設(shè)計用modelsim都要跑幾個小時，你畫原理圖怎么在第三方仿真軟件下做仿真？ 還有，如果畫原理圖有用，人家還要弄個systemC、E語言、system verilog做什么？ 另外，你為什么連寫個三態(tài)門還要調(diào)core，一行就可以描述出來的呀！ by wangdian ************************************************************* 看了大家的發(fā)言，覺得自己還是要暴露一下自己的問題了。我呢，畢業(yè)時到公司直接就接觸了公司以前的設(shè)計內(nèi)容，為了更快的完成任務(wù)，只能在以前的系統(tǒng)設(shè)計上修修改改，慢慢的發(fā)現(xiàn)一些問題，但是也只能一步一步來，所以就開始學(xué)習(xí)語言，因?yàn)橛行〇|西確實(shí)用語言來設(shè)計輸入比較快。但是為了和以前的系統(tǒng)一起工作，就有了很多限制�，F(xiàn)在一直比較煩惱，為了這個系統(tǒng)。不知道何時才是一個頭。自己設(shè)計其實(shí)已經(jīng)比較習(xí)慣了原理圖的形式，因?yàn)閯傞_始的時候都學(xué)習(xí)的那些，在這個轉(zhuǎn)換過程中是不是都會有一段比較迷茫？謝謝大俠們分享那么多的心得和知識，在這里我們學(xué)習(xí)到了很多。 by kuangshunlan ************************************************************** 看到了很多和自己相似的經(jīng)歷。。。。 TO wangdian：channelelle的意思你可能理解錯了，他其實(shí)是想說，對系統(tǒng)而言要模塊化，便于大系統(tǒng)調(diào)試，調(diào)用IP CORE是一種優(yōu)化、快捷的方式。也許channelelle的思想更適合技術(shù)的市場化，對企業(yè)而言講求的是效率、速度，做研究嘛，你可以從三級管去研究起，呵呵~~這也是北京與深圳的區(qū)別，不可否認(rèn)北京牛人很多。。。但是。。。。。 當(dāng)然FPGA還是屬于硬件，對綜合出來的各個功能模塊要有深刻的理解，盡量從寄存器級去考慮它的性能，而不是行為級。 by xiaozheng ************************************************************** :同意wangdian。 原理圖輸入應(yīng)該盡量拋棄，系統(tǒng)設(shè)計必須考慮前期調(diào)試、后期維護(hù)和移植。 xiaozheng的話有些牽強(qiáng)，說什么北京和深圳的區(qū)別就是風(fēng)涼話了，大家都是搞技術(shù)的，就事論事，IP Core要看什么場合，三態(tài)門一句話就搞定了你還要用Ip core，在這里開壇講座如何讓人信服？ by duohaodai **************************************************************** re:duohaodai 我不反對各分模塊用語言來描述，但是頂層用原理圖描述條理更加清晰，也方便別人參閱，元件例化一大堆誰明白？當(dāng)然，如果你的資料整理的比較好，并另給出總體結(jié)構(gòu)圖也是可以的，移植的確是個問題，不過現(xiàn)在的企業(yè)有又誰同時在使用幾個平臺的呢。 IPcore為什么老是要咬住三態(tài)門來討論？說白了，大多數(shù)企業(yè)干的就是調(diào)函數(shù)包，底層核心的開發(fā)你還是去altera\xilinx\micosoft\ibm去研究吧 by xiaozheng *************************************************************** 我也來說兩句吧， 做設(shè)計前就應(yīng)該考慮好系統(tǒng)結(jié)構(gòu)，這叫成竹在胸：） 而具體到設(shè)計實(shí)現(xiàn)階段的話，原理圖輸入是沒有必要地， 還有、對于一些小的底層單元，比如shifter,mux,adder等等， 還是不要采用實(shí)例化ip core模塊的方式為好，用HDL語言描述就好了（這叫引用模塊的方式叫inference)， 原因就是在設(shè)計實(shí)現(xiàn)的階段、要充分考慮到design portable ,code reusable 。 by chips ************************************************************* 我覺得大家有些誤解原理圖輸入方法了，在做大系統(tǒng)時，一定要自頂向下的設(shè)計，當(dāng)每個底層模塊用語言設(shè)計完畢并且仿真調(diào)試OK后，將其編譯為圖形模塊，然后在頂層用原理圖輸入的方法調(diào)用這些模塊，將各個模塊用信號線連接起來，構(gòu)成整個系統(tǒng)。這里所說的原理圖輸入的方法并不是一定要用各種標(biāo)準(zhǔn)的邏輯元件組裝電路，而是用語言設(shè)計的功能模塊組成系統(tǒng)�？催@樣設(shè)計的頂層文件，系統(tǒng)結(jié)構(gòu)一目了然，這和純語言設(shè)計前所做的系統(tǒng)邏輯框圖是一樣的，都是為了清晰的描述系統(tǒng)結(jié)構(gòu)。 當(dāng)然，是用純語言設(shè)計好，還是用圖形輸入法設(shè)計頂層再調(diào)用用語言設(shè)計的底層模塊也好，我看這兩種方法都好，應(yīng)根據(jù)個人的愛好和習(xí)慣而定，就象用VHDL語言或用Verilog HDL語言都能設(shè)計好的系統(tǒng)一樣，大家說呢？ by 楓 *********************************************************** 各位，你們做過多大的系統(tǒng)啊，老是在這里誤導(dǎo)別人？這篇文章寫的幾乎全是誤導(dǎo)別人的話，就拜托你們別在叫好了！ 層次結(jié)構(gòu)不是靠原理圖保證的，是靠文檔！系統(tǒng)級建模也不會用原理圖去做啊，不然大家去弄個system C、system verilog做什么？ by wangdian *********************************************************** 迫不及待的看完六頁，有很多是跟我想法相同的，也有不一樣的。 工具這東西（包含語言）只要用熟了應(yīng)該都好用。但相比之下肯定有個容不容易上手的問題，當(dāng)然前提是都對新手而言，如果要一個畫了幾年原理圖的去用Verilog或是VHDL語言，當(dāng)然感覺很不爽。 我個人認(rèn)為為什么在有了原理圖設(shè)計法的前提下又開發(fā)出Verilog等語言，肯定是有一定道理的。對新手而言，這些語言絕對更容易上手，而且還有很多其它的優(yōu)點(diǎn)。但肯定也有它自身的不足，呵呵。 重要的不是開發(fā)工具，而是開發(fā)思想。 by dsp20tlh ********************************************************** 首先就用你學(xué)到的數(shù)字電路知識把整個系統(tǒng)大體給搭一個原理圖出來，就像是用ｐｒｏｔｅｌ作電路板一樣。什么地方能用一個譯碼器就可以解決了，什么地方能用一個復(fù)用器就可以解決了，等等。等到你明白了這些，就應(yīng)該很容易的做ＦＰＧＡ了 聽起來好象整個FPGA設(shè)計都是在做數(shù)字電路設(shè)計了 by tianhun ********************************************************* 我認(rèn)為，你說的非�？陀^、也很誠懇。我也作了一段時間的FPGA了。 由于我自小就對電子技術(shù)很感興趣，經(jīng)常擺弄一些電子器件，所以對硬件的理解更深入一些，所以對于我來說，我開始做FPGA設(shè)計的時候，就是直接從原理圖輸入開始的。我認(rèn)為這樣容易理解，而且非常直觀。當(dāng)讓致命的缺點(diǎn)就是設(shè)計移植性能不好。 我現(xiàn)在也在強(qiáng)迫自己將一些簡單模塊用語言去寫出來，封裝成模塊，到原理圖中去調(diào)用。 今天看到您的帖子，我很高興自己的一些設(shè)計方法可以得到高手的認(rèn)同。 我現(xiàn)在也是剛剛開始學(xué)習(xí)Verilog。由于習(xí)慣于理解原理圖輸入，我只能強(qiáng)迫自己去用語言。因?yàn)楹芏嗳硕几嬲]我，很多大公司都要求用語言進(jìn)行設(shè)計，所以為了以后能混口飯吃，還是要學(xué)些語言。 我的郵箱地址：fylouis@126.com 期待著與高手交流經(jīng)驗(yàn)與心得。 by fylouis ******************************************************* 雖然來晚了，還是要雙手贊同。 在總體設(shè)計方案中將一級模塊劃分好，將接口時序定義好，沒有必要用畫原理圖。這種方法似乎清楚，但是既然把設(shè)計都能畫出來，那在在文檔中體現(xiàn)功能框圖和接口連接關(guān)系應(yīng)該比較容易，可能在設(shè)計初期修改方案采用原理圖比較方便而已。我們采用高級語言來設(shè)計，盡量要作到和器件無關(guān)。況且，當(dāng)產(chǎn)品上量后，要不要投 ASIC來降低成本？當(dāng)工藝提高后，采用ASIC實(shí)現(xiàn)的成本有可能比采用FPGA低很多。這個時候就出現(xiàn)問題了，設(shè)計怎么移植？有可能重新設(shè)計，仿真。 by goldlion98 ***************************************************** 在FPGA領(lǐng)域可能還有原理圖一說，但在ASIC基本無此觀點(diǎn)，可能說玄了就是電路在我心，基本兩個字同步。 對于設(shè)計而言，我也不反對用原理圖，因?yàn)槊總�人都有一個學(xué)習(xí)得過程成長的過程，但如果你要做IC，就可以在以后拋調(diào)原理圖。 對于初學(xué)者可以先用原理圖，在頂層用原理圖是一些FPGA設(shè)計者喜歡的方法，其實(shí)無可厚非因?yàn)椴蛔鱅C，但是在底層用原理圖我不推薦，因?yàn)槟菚璧K你前進(jìn)的步伐。 by jjliu ***************************************************** 呵呵，在FPGA做頂層模塊時，原理圖也好，程序描述也好，看個人習(xí)慣了，總之就是要做到結(jié)構(gòu)清晰，便于修改和維護(hù)即可。不過個人覺得，使用原理圖方式的確會碰到程序移植方面的問題，我自己更習(xí)慣于用程序來描述各模塊之間的連接。 至于看前面帖子有人這么說“真正的牛人都是搭底層電路設(shè)計的…” 我是這么理解的，能用底層電路搭起自己所需要的設(shè)計的，證明ta對整個設(shè)計理解很深，理解已經(jīng)到了rtl級，而不是只停留在行為級的理解上。因此所謂之牛～ 呵呵，個人理解，歡迎拍磚。 不過，還是覺得hdl語言方便些，當(dāng)然可能有人覺得自己用基本電路搭更得心應(yīng)手，更可控；但如果你能夠充分地理解你用hdl語言，并保證描述的電路綜合之后就是你想要的，那我覺得那也是高手～ 只是高手和高手的習(xí)慣不同而已… ：） |
