|
21世紀的戰場以網絡戰為中心，從衛星到單兵，以及各種裝備中，系統體積、重量和功耗(SWaP)都非常關鍵。不論是在有人(艦艇、飛機和車輛)，還是無人(導彈、傳感器，以及空中和地面車輛(UAV和UGV))裝備中，保密無線通信都是各種方案關注的焦點。而且，在不同戰場上，保密通信設備的三重業務(語音、視頻和數據)功能和多兆位帶寬設計是難度最大的。機載和海上軟件無線電(SDR)設計遇到的挑戰是功能和散熱(制冷)問題，而SwaP應用最迫切的要求則是采用手持式、單兵攜帶和小外形(HMS)電池工作系統。 SWaP軍事應用 圖1所示為SWaP軍事系統保密通信的工作范圍，從一般的雷達和電子戰到最敏感的HMS無線電和無人地面傳感器，大部分雷達和電子戰系統更重視功能而不是SWaP，有足夠的體積和功耗。UAV和UGV的無線通信系統對SWaP比較敏感，總功耗預算中的一部分被分配給空中和地面移動。而武器和導彈體積非常緊湊，發射后任務執行時間較短，因此，對功耗要求較低。然而，對于HMS電池供電的無線電設備，其體積、重量和功耗要求較高，SWaP顯得越來越重要。 圖1 軍事系統中SWaP的敏感工作范圍 生產手持式無線電設備有一定的難度。士兵需要攜帶大量的彈藥和人體防護裝備，盡量少帶電池，因此，SWaP非常關鍵。各種戰場環境下苛刻的工作需求迫使無線電設備封裝采用最小的外形，元件數量盡可能少。SRW和WNW等新的軍用信號處理不但需要低功耗數字信號處理設備，更重視靈活性和功能。 SDR設計的高級信號(中頻(IF)、調制和每秒兆比特級處理)、三重業務數據包處理和軍用軟件通信體系結構(SCA)中間件(對于獨立硬件)都需要可編程功能，所有這些都涉及到FPGA資源的應用。最終，SDR電子設備的功耗會對軍事任務執行時間有不利影響，在惡劣環境下，它甚至會超過系統散熱的影響。 現在對產品的HMS要求降低了。各種單兵無線電信號(SRW)等信號處理對高性能FPGA的功耗非常敏感，超出了低功耗DSP器件和低成本 FPGA的性能范圍。隨著數據速率從Kb/s提高到Mb/s，低功耗DSP器件無法實現IF、調制、比特級、數據包處理和組服務功能。很多低成本FPGA 需要采用多種器件來實現所需的功能，從而限制了產品的體積和重量。 高性能FPGA供應商曾嘗試開發電壓調整、信號集成部分配置等功能，但是成功得不多，經常會導致開發推遲，并且增加了系統風險。如果不仔細地控制器件設計和制造約束，調整電壓(降低無線電設備待機時的電壓，以減小靜態功耗泄漏)會劣化對功能、時序和I/O參數的驗證。在高性能工作的FPGA 中，由于沒有使用的功能區會吸收幾瓦的靜態功率(泄漏)，因此，進行部分重新配置(對部分邏輯重新編程，而其他功能保持不變)以降低功耗的效果并不好。 設計人員的目標 要達到計劃要求，設計人員面臨以下非常嚴峻的功能和進度挑戰。 ● 實現小外形、輕型軍用方案 ● 在1W功率范圍內實現信號集成，延長任務執行時間，提高靈活性 ● 實現大批量、低成本SDR手持設備的最大價值 解決SDR設計挑戰 以Altera的65nm Stratix III和Cyclone III FPGA為例，它們恰到好處地結合了高級體系結構以及最先進的低功耗技術。以前的90nm器件充分結合各種資源，實現系統開發和演示無線電(SDD計劃)，Altera的65nm系列則針對SWaP產品應用進行了優化。圖2所示為65nm器件性能和靈活性的進一步擴展。對于采用90nm可編程邏輯器件 (PLD)實現IF、濾波和頻率/時域轉換的情況，65nm器件在所有的SDR應用外形封裝上都能夠實現更多的波形調制和通道以及數據包處理功能。 圖2 FPGA在SDR性能和靈活性上的擴展 Stratix III FPGA以最低的功耗實現了最好的信號處理性能和多模式功能，解決了大量機載和地面移動無線電問題(如AMF和GMR)。Stratix III FPGA器件的邏輯單元資源超過340K，嵌入式存儲器達到17MB，乘法器數量接近900個，最適合對功能要求較高的SDR應用。設計人員必須能夠實現 WNW和JAN-TE等新的高性能信號，同時也要支持SRW等低性能信號，并且沒有代價。當不需要電池時，Altera獲得專利的可編程功耗技術對不重要通路上的所有電路進行優化，從而降低了散熱和制冷要求。 在小外形、輕型、電池供電SDR以及使用SRW和傳統信號的專業無線電設備中，Cyclone III等FPGA器件經過優化，能夠解決各種SWaP設計難題。 ● 苛刻的體積和重量限制：對于設備體積小于10in3的最小型應用，該器件在單個芯片中有足夠的資源來處理SRW-CC(士兵無線電信號，戰斗通信機模式) 等高級信號。豐富的信號處理模塊和充足的分布式存儲器滿足了外部大功率存儲器元件對功耗的要求。還可以提供器件管芯，以便進行高級微封裝。 ● 功耗直接影響了任務執行時間：Cyclone III能夠以小于1W的功率實現全部的信號處理功能，任務執行速度是目前PLD方案的4倍。 ● 數字信號處理對功耗預算的影響最大：隨著信號復雜度的提升，大部分功能都可以在Cyclone III FPGA中優化實現，從數字電子功耗預算中去掉DSP器件的功耗。 ● 采用數字邏輯的折中考慮：Cyclone III等低功耗PLD在每瓦每秒百萬指令(MIPS)指標上已經超過了DSP，可以實現效率更高、功耗更低的數字方案。 ● 對靜態和動態功耗的折中考慮：可以通過使用低靜態功耗的Cyclone III來降低待機功耗，靜態功耗低于其他90nm和65nm FPGA的1/10。 ● 折中考慮電壓和頻率調整，以節省功耗：通過將Cyclone III的功能區劃分為多個PLD時鐘域，可以調整頻率來節省功耗。采用電壓調整(Stratix III FPGA提供1.1V和0.9V工作模式)和器件關斷方法能夠有效降低待機工作時的靜態泄漏。 ● 軟件和硬件劃分，以節省功耗：效率最高的SWaP使用系統和器件效能工具來優化系統應用、工作模式、智能軟件控制，以及GPP、PLD、DSP和ASIC 方案之間設計人員的功能劃分等。為了進一步節省功耗，可以采用軟件控制，在器件之間進行智能系統劃分，關斷待機時不重要的部分。 SDR設計流程和工具 要保持在SWaP上的設計信心，設計人員應采用能夠簡化并加速系統設計流程的方法和工具，集成最新開發和能夠重復使用的知識產權(IP)，以及FPGA和第三方供應商的IP。 軟件編程重新配置(SPR)是支持各種可編程器件(相對于一種器件系列)在SDR頻譜范圍內應用的設計方法。SPR方法可利用Altera 的SOPC Builder IP集成工具和Avalon流接口(Quartus工具包的組成部分)，簡化了數據包、DSP、圖像和雷達處理等多種應用領域的系統設計。 |
