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在雷達系統(tǒng)研制過程中，回波信號模擬器是不可缺少的設(shè)備，它可以靈活地產(chǎn)生雷達在各種工作狀態(tài)下的回波信號，有助于雷達的實驗室調(diào)試，降低試驗成本，增加靈活性，對其設(shè)計、改進、定型都有重要意義。 本文設(shè)計的面目標模擬器基于波形存儲直讀的DDWS(直接數(shù)字波形合成)法實現(xiàn)，模擬成像雷達接收其自身發(fā)射的單個射頻線性調(diào)頻脈沖，經(jīng)復(fù)雜的地面目標反射后，形成的射頻回波信號經(jīng)下變頻后輸出。DSWS就是將預(yù)先存儲的經(jīng)理想采樣的數(shù)字波形直接進行D／A轉(zhuǎn)換而得到所需的模擬信號。該模擬器采用波形存儲直讀法產(chǎn)生基帶I／Q信號，經(jīng)正交調(diào)制產(chǎn)生中頻，最大帶寬80 MHz，可直接輸出視頻信號和中頻信號。該面目標模擬器具有較大的數(shù)據(jù)存儲空間和高精度的輸出時刻控制。設(shè)計中對I、Q路基帶數(shù)據(jù)進行存儲，單路存儲空間256 Mbit(32 MB)，總存儲空間64 MB，可以滿足大多數(shù)需求；通過進行延時補償使得輸出信號輸出時刻精確可控。 該模擬器采用USB接口加載回波數(shù)據(jù)，可通過計算機方便地修改波形數(shù)據(jù)。加載理想數(shù)據(jù)對信號處理機進行功能驗證，又可以加載實驗數(shù)據(jù)實現(xiàn)真實目標場景再現(xiàn)、進行設(shè)備出廠前的系統(tǒng)聯(lián)調(diào)。系統(tǒng)核心控制單元采用Xilinx公司的VirtexⅡ系列XC2V500型FPGA(現(xiàn)場可編程門陣列)，完成系統(tǒng)的功能控制、高精度延時計算、數(shù)據(jù)存儲控制等關(guān)鍵任務(wù)。 1 系統(tǒng)結(jié)構(gòu)描述 該模擬器系統(tǒng)結(jié)構(gòu)如圖1所示。 按照操作流程系統(tǒng)功能分為數(shù)據(jù)加載和波形輸出兩部分。波形數(shù)據(jù)加載通過計算機USB口進行，存儲在大容量Flash存儲器中。波形輸出時首先輸入初始高度、速度、加速度等參數(shù)，在同步脈沖的觸發(fā)下，把數(shù)據(jù)從Flash存儲器讀出存入FPGA內(nèi)部的Block SRAM中，在延時時刻到達后，在FPGA的控制下把數(shù)據(jù)輸出至D／A轉(zhuǎn)換器轉(zhuǎn)換為模擬信號。同時，F(xiàn)PGA還要實現(xiàn)對系統(tǒng)時鐘的管理，完成時鐘的去歪斜、頻率變換，確保時鐘的相參性。電路設(shè)計中為實現(xiàn)對載漏和鏡像的高抑制，正交調(diào)制器采用了專用的正交調(diào)制芯片，同時，電路布線采用I、Q兩路完全對稱結(jié)構(gòu)，盡量保證兩路的幅相平衡；專門設(shè)計了可調(diào)節(jié)環(huán)節(jié)，如幅度及直流偏置調(diào)整電位器，盡量將兩路的幅度及直流偏置的差異調(diào)到最小。 2 關(guān)鍵技術(shù)分析 要使模擬器能模擬面目標散射回波的功能，必須有充足的存儲空間存儲回波數(shù)據(jù)。為檢驗雷達在不同場景下的性能，要求面目標模擬器能方便地修改波形數(shù)據(jù)。因此，具有較快寫入速度的數(shù)據(jù)存儲器的選擇和高效可靠的數(shù)據(jù)加載的實現(xiàn)成為系統(tǒng)設(shè)計的一個關(guān)鍵因素。模擬器的信號輸出時刻要有較高精度，以便不失真地再現(xiàn)目標場景。高精度輸出延時計算成為系統(tǒng)設(shè)計的又一個關(guān)鍵技術(shù)。本模擬器的高精度延時計算沒有采用DSP芯片，而是在FPGA內(nèi)實現(xiàn)，簡化了系統(tǒng)設(shè)計。 2.1 存儲器選擇 設(shè)計中存儲的面目標回波數(shù)據(jù)分為I、Q兩路存儲。每路數(shù)據(jù)量為256 Mbit，總數(shù)據(jù)量為5l2 Mbit(64 MB)。波形輸出時D／A轉(zhuǎn)換器時鐘為100 MHz，如果數(shù)據(jù)直接由Flash存儲器輸出至D／A轉(zhuǎn)換器，則Flash存儲器具有100 MB／s的輸出速度時才能滿足D／A轉(zhuǎn)換器的數(shù)據(jù)更新速度。采用如此高速的大容量Flash存儲器會使系統(tǒng)設(shè)計成本大大增加。 因此，設(shè)計時采用了數(shù)據(jù)預(yù)讀入的方法來解決Flash存儲器輸出跟不上D／A轉(zhuǎn)換器要求的問題。其基本思想是用FPGA內(nèi)部的高速Block Select RAM作為緩沖器。設(shè)計中使用的FPGA內(nèi)部的高速RAM讀寫速度均在2.31 ns以下，完全可以滿足D／A轉(zhuǎn)換器的要求。每路存儲器對應(yīng)2個Block RAM、2個RAM乒乓操作，一個RAM用于預(yù)存從Flash存儲器讀出的下一個觸發(fā)周期的波形數(shù)據(jù)，另一個用于延時時刻到達后輸出本觸發(fā)周期的波形數(shù)據(jù)。圖2中第1行表示雷達的觸發(fā)脈沖(為正脈沖)，下面2行的方框示意2個RAM。其工作過程為：第N-1觸發(fā)周期內(nèi)從Flash存儲器讀出數(shù)據(jù)寫入A，延時時刻到達后B中的數(shù)據(jù)輸出給D／A轉(zhuǎn)換器；第N觸發(fā)周期內(nèi)從Flash存儲器讀出數(shù)據(jù)寫入B，延時時刻到達后A中的數(shù)據(jù)輸出給D／A轉(zhuǎn)換器；依此循環(huán)往復(fù)進行。這樣數(shù)據(jù)的轉(zhuǎn)存和輸出分隔開來，互不影響，只要Flash存儲器的速度滿足在一個觸發(fā)周期內(nèi)把一條回波數(shù)據(jù)輸出完畢就可以確保回波依次輸出。這就大大降低了對Flash存儲器的要求，降低了設(shè)計成本。 基于以上思想，設(shè)計中選擇兩片Intel公司大容量Strata Flash存儲器E28F256J3A-150作為數(shù)據(jù)存儲器。該Flash芯片具有寫緩沖(write buffer)模式和異步頁讀(Asynchronous Page Mode)模式，數(shù)據(jù)寬度可在8 bit和16 bit之間選擇。當該芯片工作在異步頁讀模式時，其最快的單個數(shù)據(jù)平均讀出時間為56.25 ns，在脈沖重頻周期為100μs時，一個周期內(nèi)可完成1 777個數(shù)據(jù)點的轉(zhuǎn)存，滿足系統(tǒng)設(shè)計要求。同時，它的寫緩沖模式使得它具有較快的寫入速度，每片高達256 Mbit的容量使得I、Q兩路各用1片即可存儲所有數(shù)據(jù)。 2.2 數(shù)據(jù)加載 數(shù)據(jù)加載通過計算機USB口，經(jīng)過FT245BM將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)后在FPGA控制下存儲在Flash存儲器中。為了保證數(shù)據(jù)加載的正確，系統(tǒng)還具有回讀校驗功能，加載結(jié)束立即把數(shù)據(jù)回讀到PC存儲，與加載源文件比較后給出正確與否及加載錯誤的數(shù)據(jù)個數(shù)等信息，由用戶根據(jù)比較結(jié)果決定是重新進行加載還是退出加載過程。數(shù)據(jù)在系統(tǒng)中的傳遞過程示意如下：USB(串行數(shù)據(jù))?FT245BM(8位并行數(shù)據(jù))?FPGA(16位并行數(shù)據(jù))?Flash存儲器(16位并行數(shù)據(jù))。 FT245BM 芯片是FTDI(Future Technology DevicesInternational Ltd)公司推出的進行USB和并行I／O口協(xié)議轉(zhuǎn)換的專用芯片。FT245BM支持USB1.1及USB2.0規(guī)范，數(shù)據(jù)傳輸速度可達到1 MB／s。使用FT-DI提供的VCP(虛擬串口)驅(qū)動程序，用該芯片實現(xiàn)的外設(shè)在PC中即被當做一個標準的串行設(shè)備對待。用VC語言中提供的串口通信MSComm控件很容易可以完成控制程序編寫。通過FT245BM既充分利用USB高速數(shù)據(jù)傳輸，又避免了在FPGA中開發(fā)USB協(xié)議接口的麻煩，縮短研發(fā)周期；同時使得模擬器與PC的接口簡單。 數(shù)據(jù)加載時Flash存儲器工作于寫緩沖模式。首先以塊為單位進行擦除，每塊擦除時間為1 s；擦除結(jié)束在寫人數(shù)據(jù)之前要先向Flash存儲器寫入WriteBuffer命令，隨后向存儲器的緩沖區(qū)寫人數(shù)據(jù)，一次寫緩沖操作最多可連續(xù)寫入16字(1字=16 bit)數(shù)據(jù)，每個字寫入時間至少25 ns；而后再對Flash存儲器寫入Write Buffer Confirm命令啟動Flash存儲器內(nèi)的WSM(Write State Machine)，把前面寫入的16字編程存入其內(nèi)部存儲空間，內(nèi)部編程時間至少要218μs。這樣復(fù)雜的一個異步過程，采用常規(guī)的組合或時序邏輯無法完成控制。因此，設(shè)計中由FPGA控制Flash存儲器的片選和寫使能信號，采用狀態(tài)機來實現(xiàn)。為方便程序的后續(xù)維護，提高可靠性和可讀性，根據(jù)Flash存儲器的操作狀態(tài)設(shè)計了4個狀態(tài)機：判斷狀態(tài)機、擦除狀態(tài)機、寫數(shù)據(jù)狀態(tài)機、回讀狀態(tài)機。4個狀態(tài)機的關(guān)系如圖3所示。 2.3 高精度延時計算的實現(xiàn)和數(shù)據(jù)輸出 系統(tǒng)的延時計算和輸出控制均在FPGA中實現(xiàn)。為提高計算精度，在設(shè)計中通過對數(shù)據(jù)進行合理縮放，既充分利用了FPGA內(nèi)16 bit×16 bit的乘法器核的精度，又不會導(dǎo)致加法運算溢出。由于硬件中實現(xiàn)除法比較困難，我們把除法運算轉(zhuǎn)換為乘法運算，以提高運算速度和精度。比如，在計算時有一個除以10 000的運算，采用下面的方法來實現(xiàn)。設(shè)y=x／10000，則 這樣就把除法運算轉(zhuǎn)化為2個截尾處理和1個乘法運算。為補償截尾處理引起的數(shù)據(jù)縮小，經(jīng)過實驗比較后，設(shè)計中把53 687放大為53 705，可使在不同數(shù)據(jù)時的平均誤差盡量小。式(1)在Verilog程序中只需要1個乘法器就可以完成。基于以上方法實現(xiàn)的延時計算最大絕對誤差只有±3 ns。延時計算的最后結(jié)果以數(shù)據(jù)輸出時鐘的周期個數(shù)來表示。輸出的波形數(shù)據(jù)需要預(yù)讀入FPGA內(nèi)的RAM中。在觸發(fā)脈沖的前沿一到就開始從Flash存儲器中讀取一條回波的數(shù)據(jù)轉(zhuǎn)存入FPGA內(nèi)，F(xiàn)lash存儲器工作在異步頁讀模式；同時，觸發(fā)脈沖的前沿一到便開始對時鐘計數(shù)，計數(shù)個數(shù)與延時計算結(jié)果相等時啟動數(shù)據(jù)輸出。數(shù)據(jù)從Flash存儲器輸出至RAM時是16位的，而D／A轉(zhuǎn)換器分辨率只有8位，設(shè)計中充分利用了FPGA內(nèi)雙口Block Select RAM的兩邊數(shù)據(jù)寬度可不同的特點，避免設(shè)計用于不同寬度數(shù)據(jù)轉(zhuǎn)換的專用程序。 信號在雷達系統(tǒng)中傳輸時，傳輸線和器件的遲滯作用導(dǎo)致信號到達處理機的時間比實際計算時刻有固定延遲，且在不同傳輸線長度時延時大小不同。系統(tǒng)具有鍵盤接口，可根據(jù)實測延時值預(yù)先補償?shù)粝到y(tǒng)誤差，保證回波信號到達信號處理機的時刻與實際時刻準確吻合。經(jīng)實際檢驗，信號處理機識別的高度與理論高度誤差在1 m，與6 ns 對應(yīng)的0.9 m吻合。考慮到信號處理機本身的不精確性，延時預(yù)補償非常準確有效。 3 實驗結(jié)果 對本文設(shè)計的模擬器產(chǎn)生的理想線性調(diào)頻信號，用示波器采集后進行脈沖壓縮，采用Hamming加權(quán)后，脈沖壓縮峰值旁瓣比大于35 dB，主瓣展寬與理論值相當，測試結(jié)果如圖4所示。 本模擬器還可通過對信號進行預(yù)失真、補償系統(tǒng)誤差來提高性能。補償后的信號脈壓結(jié)果見圖5，可以看到脈沖壓縮峰值旁瓣比大于41 dB，接近理論值。 4 結(jié)束語 本文所提出的方案由單片F(xiàn)PGA完成對模擬器系統(tǒng)的控制并進行高精度延時計算，簡化了設(shè)計，外圍接口簡單通用，充分發(fā)揮了可編程器件的優(yōu)勢。本文設(shè)計的模擬器以大容量Flash存儲器作為波形數(shù)據(jù)的存儲介質(zhì)，利用FT245BM簡化系統(tǒng)與計算機接口設(shè)計的同時，提高了系統(tǒng)數(shù)據(jù)加載的速度和可靠性。用戶可方便快捷地完成數(shù)據(jù)更改，既可以加載理想數(shù)據(jù)對信號處理機進行功能驗證，又可以加載用戶實際實驗數(shù)據(jù)模擬實際工作環(huán)境完成系統(tǒng)聯(lián)調(diào)，降低實驗成本。 |
