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20位單片音頻數(shù)模轉(zhuǎn)換器PCM63P

發(fā)布時(shí)間:2010-9-15 10:59    發(fā)布者:conniede
關(guān)鍵詞: PCM63P , 單片機(jī) , 數(shù)模 , 音頻
1 概述  

PCM63P是BB公司采用獨(dú)特雙DAC共線結(jié)構(gòu)生產(chǎn)的超低失真20位精密DAC芯片。該結(jié)構(gòu)可消除有害的數(shù)模感應(yīng)干擾誤差和其它雙極性零點(diǎn)附近的非線性,因此,PCM63P的噪聲非常低?最大SNR為116dB?同時(shí)具有16倍的過(guò)采樣率和快速建立時(shí)間電流輸出?2mA階躍時(shí)為200ns 。下面是PCM63P的主要特點(diǎn):

●是一種共線的20位音頻DAC;

●可近于理想地在低電平工作;

●輸出無(wú)數(shù)模感應(yīng)干擾;

●可快速(200ns)電流輸出(±2ms);

●帶有工業(yè)標(biāo)準(zhǔn)的串行輸入接口;

●超低失真,最大-96dB(無(wú)外部調(diào)整);

●帶有基準(zhǔn)源;

●最小SNR為116dB(按加權(quán)方式計(jì)算);

●具有16倍過(guò)采樣能力。

2 結(jié)構(gòu)功能   



圖1所示是PCM63P數(shù)模轉(zhuǎn)換芯片的內(nèi)部結(jié)構(gòu)框圖。圖2則給出了其引腳排列,各管腳的功能說(shuō)明如下:   

CAP(1腳):伺服放大器去耦電容接入端;  

+VA(2腳):+5V模擬電源;

CAP(3腳):基準(zhǔn)去耦電容接入端;

CAP(4腳):失調(diào)去耦電容端;

BPO(5腳):雙極性偏置電流輸出端口,典型偏置電流輸出為+2mA;

IOUT(6腳):DAC電流輸出;

ACOM(7腳):模擬公共端;

RF1(9腳): 反饋接入端;

RF2(10腳): 該腳與9腳之間在芯片內(nèi)部接有1.5kΩ反饋電阻以用于外部反饋;

-VD(11腳):-5V?jǐn)?shù)字電源;

DCOM(12腳):數(shù)字公共端;

+VD(13腳):+5V?jǐn)?shù)字電源;

CLK(18腳):DAC數(shù)據(jù)時(shí)鐘輸入;

LE(20腳):DAC數(shù)據(jù)鎖存允許;

DATA(21腳):DAC數(shù)據(jù)輸出;

UB2 Adj(23腳):選擇高DAC位2調(diào)整(-4.29V);

LB2 Adj(24腳):選擇低DAC位2調(diào)整(-4.29V);

VPOT(25腳): 位調(diào)整基準(zhǔn)電壓抽頭(-3.25V);

-VA(28腳):-5V模擬電源;

NC(其它):空腳。  

3 工作原理  

3.1 雙DAC共線結(jié)構(gòu)  

PCM63P采用的是新型設(shè)計(jì)。它把傳統(tǒng)DAC的優(yōu)點(diǎn)(良好的滿量程性能、高信噪比和使用方便)和優(yōu)秀的低電平性能結(jié)合起來(lái)。其內(nèi)部的兩個(gè)DAC以互補(bǔ)的方式組合起來(lái),可以產(chǎn)生良好的線性輸出。這兩個(gè)DAC共享基準(zhǔn)源和R——2R階梯網(wǎng)絡(luò),從而保證了在所有條件下的完全跟蹤。它們通過(guò)交換DAC的個(gè)別位和激光校準(zhǔn)的精密電阻來(lái)使DAC之間達(dá)到高精度匹配。 PCM63P采用的這種新的互補(bǔ)線性結(jié)構(gòu)也稱雙DAC共線結(jié)構(gòu),該結(jié)構(gòu)可在兩個(gè)方向上以小的階躍離開(kāi)零點(diǎn),從而避免了任何誤操作或“大”的線性誤差,同時(shí)可提供一個(gè)絕對(duì)值電流輸出。PCM63P的低電平性能確保了它的20位精度,尤其是在臨界的雙極性零點(diǎn)附近。  

3.2動(dòng)態(tài)指標(biāo)

PCM63P的一個(gè)重要?jiǎng)討B(tài)指標(biāo)就是總諧波失真+噪聲(THD+N)?PCM63P以8倍44.1kHz的標(biāo)準(zhǔn)音頻采樣頻率讀入數(shù)字?jǐn)?shù)據(jù),從而實(shí)現(xiàn)991Hz的正弦波輸出。其音頻轉(zhuǎn)換的動(dòng)態(tài)范圍可看作是相對(duì)于0dB的-60dB有效輸出信號(hào)電平下的THD+N的測(cè)量值。在-90dB輸出電平上,PCM63P對(duì)理想信號(hào)的偏差一般少于±0.3dB。這些性能體現(xiàn)了PCM63P共線DAC電路在低噪聲和雙極零點(diǎn)附近接近理想的性能。  

4 PCM63P的應(yīng)用  

4.1 數(shù)字輸入  

PCM63P能夠接收與TTL兼容的邏輯電平。在輸入線上,采用差動(dòng)電流模式的邏輯輸入結(jié)構(gòu)改善了PCM63P的抗噪聲干擾能力。PCM63P的數(shù)據(jù)形式采用的是二進(jìn)制補(bǔ)碼形式,是最高有效位在前的串行數(shù)據(jù)流。位串中的任何數(shù)字都可以在20位數(shù)據(jù)前加載,因?yàn)樵冢蹋牛拇嫫魇鼓苄盘?hào))變低后,只有在它之前的最后20位數(shù)據(jù)才能轉(zhuǎn)移到并行DAC寄存器中。  

在PCM63P芯片中,DAC的串行數(shù)據(jù)輸入位都在時(shí)鐘CLK的上升沿觸發(fā),DAC的串行到并行數(shù)據(jù)的轉(zhuǎn)換是在使能信號(hào)LE的下降沿進(jìn)行的。其轉(zhuǎn)換時(shí)序圖如圖3所示。PCM63P的典型時(shí)鐘速率為16.9MHz。


4.2 電源與濾波電容


采用內(nèi)部反饋電阻的PCM63P應(yīng)用電路連接圖見(jiàn)圖4所示,它采用電壓輸出模式。如果不用反饋電阻,PCM63P的9、10腳應(yīng)當(dāng)懸空。PCM63P采用±5V電源,兩個(gè)正電源應(yīng)接于同一點(diǎn),負(fù)電源亦應(yīng)如此。同時(shí)應(yīng)在每個(gè)電源引腳處加去耦電容,以使電源干擾抑制最大。兩個(gè)公共點(diǎn)都應(yīng)連到模擬電平面并應(yīng)盡可能靠近芯片。

實(shí)際上,圖4電路對(duì)去耦電容并沒(méi)有特別的要求,對(duì)偏置去耦電容的大小要求也不嚴(yán)格,但采用較大值的電容會(huì)有更好的SNR性能。另外,電路中的所有電容都應(yīng)盡可能接近芯片引腳以減小從周圍電路中感應(yīng)到的噪聲。
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