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1 概述 ＰＣＭ６３Ｐ是ＢＢ公司采用獨特雙ＤＡＣ共線結構生產的超低失真２０位精密ＤＡＣ芯片。該結構可消除有害的數模感應干擾誤差和其它雙極性零點附近的非線性，因此，ＰＣＭ６３Ｐ的噪聲非常低?最大ＳＮＲ為１１６ｄＢ?同時具有１６倍的過采樣率和快速建立時間電流輸出?２ｍＡ階躍時為２００ｎｓ 。下面是ＰＣＭ６３Ｐ的主要特點： ●是一種共線的２０位音頻ＤＡＣ； ●可近于理想地在低電平工作； ●輸出無數模感應干擾； ●可快速（２００ｎｓ）電流輸出（±２ｍｓ）； ●帶有工業標準的串行輸入接口； ●超低失真，最大－９６ｄＢ（無外部調整）； ●帶有基準源； ●最小ＳＮＲ為１１６ｄＢ（按加權方式計算）； ●具有１６倍過采樣能力。 2 結構功能 圖１所示是ＰＣＭ６３Ｐ數模轉換芯片的內部結構框圖。圖２則給出了其引腳排列，各管腳的功能說明如下： ＣＡＰ（１腳）：伺服放大器去耦電容接入端； ＋ＶＡ（２腳）：＋５Ｖ模擬電源； ＣＡＰ（３腳）：基準去耦電容接入端； ＣＡＰ（４腳）：失調去耦電容端； ＢＰＯ（５腳）：雙極性偏置電流輸出端口，典型偏置電流輸出為＋２ｍＡ； ＩＯＵＴ（６腳）：ＤＡＣ電流輸出； ＡＣＯＭ（７腳）：模擬公共端； ＲＦ１（９腳）： 反饋接入端； ＲＦ２（１０腳）： 該腳與９腳之間在芯片內部接有１．５ｋΩ反饋電阻以用于外部反饋； －ＶＤ（１１腳）：－５Ｖ數字電源； ＤＣＯＭ（１２腳）：數字公共端； ＋ＶＤ（１３腳）：＋５Ｖ數字電源； ＣＬＫ（１８腳）：ＤＡＣ數據時鐘輸入； ＬＥ（２０腳）：ＤＡＣ數據鎖存允許； ＤＡＴＡ（２１腳）：ＤＡＣ數據輸出； ＵＢ２ Ａｄｊ（２３腳）：選擇高ＤＡＣ位２調整（－４．２９Ｖ）； ＬＢ２ Ａｄｊ（２４腳）：選擇低ＤＡＣ位２調整（－４．２９Ｖ）； ＶＰＯＴ（２５腳）： 位調整基準電壓抽頭（－３．２５Ｖ）； －ＶＡ（２８腳）：－５Ｖ模擬電源； ＮＣ（其它）：空腳。 3 工作原理 3.1 雙ＤＡＣ共線結構 ＰＣＭ６３Ｐ采用的是新型設計。它把傳統ＤＡＣ的優點（良好的滿量程性能、高信噪比和使用方便）和優秀的低電平性能結合起來。其內部的兩個ＤＡＣ以互補的方式組合起來，可以產生良好的線性輸出。這兩個ＤＡＣ共享基準源和Ｒ——２Ｒ階梯網絡，從而保證了在所有條件下的完全跟蹤。它們通過交換ＤＡＣ的個別位和激光校準的精密電阻來使ＤＡＣ之間達到高精度匹配。 ＰＣＭ６３Ｐ采用的這種新的互補線性結構也稱雙ＤＡＣ共線結構，該結構可在兩個方向上以小的階躍離開零點，從而避免了任何誤操作或“大”的線性誤差，同時可提供一個絕對值電流輸出。ＰＣＭ６３Ｐ的低電平性能確保了它的２０位精度，尤其是在臨界的雙極性零點附近。 3.2動態指標 ＰＣＭ６３Ｐ的一個重要動態指標就是總諧波失真＋噪聲（ＴＨＤ＋Ｎ）?ＰＣＭ６３Ｐ以８倍４４．１ｋＨｚ的標準音頻采樣頻率讀入數字數據，從而實現９９１Ｈｚ的正弦波輸出。其音頻轉換的動態范圍可看作是相對于０ｄＢ的－６０ｄＢ有效輸出信號電平下的ＴＨＤ＋Ｎ的測量值。在－９０ｄＢ輸出電平上，ＰＣＭ６３Ｐ對理想信號的偏差一般少于±０．３ｄＢ。這些性能體現了ＰＣＭ６３Ｐ共線ＤＡＣ電路在低噪聲和雙極零點附近接近理想的性能。 4 PCM63P的應用 4.1 數字輸入 ＰＣＭ６３Ｐ能夠接收與ＴＴＬ兼容的邏輯電平。在輸入線上，采用差動電流模式的邏輯輸入結構改善了ＰＣＭ６３Ｐ的抗噪聲干擾能力。ＰＣＭ６３Ｐ的數據形式采用的是二進制補碼形式，是最高有效位在前的串行數據流。位串中的任何數字都可以在２０位數據前加載，因為在ＬＥ（寄存器使能信號）變低后，只有在它之前的最后２０位數據才能轉移到并行ＤＡＣ寄存器中。 在ＰＣＭ６３Ｐ芯片中，ＤＡＣ的串行數據輸入位都在時鐘ＣＬＫ的上升沿觸發，ＤＡＣ的串行到并行數據的轉換是在使能信號ＬＥ的下降沿進行的。其轉換時序圖如圖３所示。ＰＣＭ６３Ｐ的典型時鐘速率為１６．９ＭＨｚ。 4.2 電源與濾波電容 采用內部反饋電阻的ＰＣＭ６３Ｐ應用電路連接圖見圖４所示，它采用電壓輸出模式。如果不用反饋電阻，ＰＣＭ６３Ｐ的９、１０腳應當懸空。ＰＣＭ６３Ｐ采用±５Ｖ電源，兩個正電源應接于同一點，負電源亦應如此。同時應在每個電源引腳處加去耦電容，以使電源干擾抑制最大。兩個公共點都應連到模擬電平面并應盡可能靠近芯片。 實際上，圖４電路對去耦電容并沒有特別的要求，對偏置去耦電容的大小要求也不嚴格，但采用較大值的電容會有更好的ＳＮＲ性能。另外，電路中的所有電容都應盡可能接近芯片引腳以減小從周圍電路中感應到的噪聲。 |
