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基準電壓源廣泛應用于電源調節器、A／D和D／A轉換器、數據采集系統，以及各種測量設備中。近年來，隨著微電子技術的迅速發展，低壓低功耗已成為當今電路設計的重要標準之一。比如，在一些使用電池的系統中，要求電源電壓在3 V以下。因此，作為電源調節器、A／D和D／A轉換器等電路核心功能模塊之一的電壓基準源，必然要求在低電源電壓下工作。 在傳統的帶隙基準源設計中，輸出電壓常在1．25 V左右，這就限制了最小電源電壓。另一方面，共集電極的寄生BJT和運算放大器的共模輸入電壓，也限制了PTAT電流生成環路的低壓設計。近年來，一些文獻力圖解決這方面的問題。歸納起來，前一問題可以通過合適的電阻分壓來實現；第二個問題可以通過BiCMOS工藝來實現，或通過低閾值電壓的MOS器件來實現，但工藝上的難度以及設計成本將上升。 基于上面的考慮，本文首先對傳統的帶隙電壓源原理進行分析，然后提出了一種比較廉價且性能較高的低壓帶隙基準電壓源，采用電流反饋、一級溫度補償技術設計了低壓CMOS帶隙基準源電路，使其電路能工作在較低的電壓下。本文介紹這種帶隙電壓基準源的設計原理，給出了電路的仿真結果，并對結果進行了分析。并基于CSMC 0．5μm Double Poly Mix Process對電路進行了仿真，得到理想的結果。 1 低壓COMS基準電壓源設計 1．1 傳統的帶隙基準源 圖1為帶隙基準電壓源的原理示意圖。雙極性晶體管的基極-發射極電壓VBE，具有負的溫度系數，其溫度系數一般為-2．2 mV／K。而熱電壓VT具有正的溫度系數，其溫度系數在室溫下為十0．085 V／K。將VT乘以常數K并和VBE相加就得到輸出電壓VREF： 將式(1)對溫度T微分并代入VBE和VT的溫度系數可求得K，它使VREF的溫度系數在理論上為零。VBE受電源電壓變化的影響很小，因而帶隙基準電壓的輸出電壓受電源的影響也很小。 傳統帶隙基準源結構能輸出比較精確的電壓，但其電源電壓較高(大于3 V)，且基準輸出范圍有限(1．2 V以上)。要在1．8 V以下的電源電壓得到1．2 V以下的精確基準電壓，就必須對基準源結構上進行改進和提高。 1．2 低壓COMS基準電壓源的電路設計 本設計基于CSMC-O．5μm-CMOS工藝(NMOS的閾值電壓為0．536 V，PMOS的閾值電壓為-0．736 V)。采用一級溫度補償、電流反饋技術設計的低壓帶隙基準源電路如圖3所示。低壓帶隙基準源的電流不僅用于提供基準輸出所需的電流，也用于產生差分放大器所需的電流源偏置電壓，簡化了電路和版圖設計。 為了與CMOS標準工藝兼容，電路中PNP的e，b，c區分別采用P+，N-well，P-sub集電極接地。Q2和Q1的發射極面積比為8：1，流過Q1和Q2的電流相等，這樣△VBE等于VTln 8。流過電阻R1的電流與熱力學溫度成正比。三路鏡像電流源使得流過P2，P3，P4的電流相等(I1=I2=I3)。 通過調節R4的值，可以調節輸出電壓VREF的大小。在電源電壓變化時，P2，P3，P4的漏源電壓值保持不變，與電源電壓無關，其柵極電壓由運放調節。為了降低電路的復雜度，應用電流反饋原理，運放采用簡單的一階運放，由于VDD的變化多于GND的變化，故運放的輸入采用NMOS的差分對結構。因為整個電路在低壓下工作，故整個電路設計的重點是要保證低壓下運放的正常工作。 由于帶隙基準源存在兩個電路平衡點，即零點和正常工作點。當基準源工作在零點時，節點1、2的電壓等于零，基準源沒有電流產生。固需要設計一個啟動電路，避免基準源工作在平衡零點。本設計的啟動電路由N5、N6和P7構成。當電路工作在零點時，N6管導通，迅速提高節點1、2的電壓，產生基準電流，節點1的電壓通過P7和N5組成的反相器，使N6管完全截止，節點1、2的電壓回落在穩定的工作點上，基準源開始正常工作。 電路的器件參數如表1所示，P2，P3，P4管的尺寸較大，是為了降低電路中的1／f噪聲。電流鏡的負載管P5，P6和差分對管N1，N2的寬長比較大，以抑制電路的熱噪聲。由于電路中的電阻值較大，故在工藝中用阱電阻實現。電容C0有助于電路的穩定，同時還可以減小于運放的寬度，有助于降低噪聲的影響。 2 仿真與結果分析 在Cadence設計平臺下的Spectre仿真器中基于CSMC 0．5 μm CMOS工藝模型對電路進行了仿真。得到電路的溫度特性曲線、直流電源抑制特性曲線、交流PSRR特性曲線、啟動時間曲線如圖4所示。各項仿真結果參數如表2所示。 3 結語 在應用典型CMOS電壓基準源的基礎上，綜合一級溫度補償、電流補償技術，設計了帶隙電壓基準源電路。該帶隙基準源電路的電源工作范圍為1．* V，工作溫度為-10～+130℃，基準輸出電壓VREF為(650．5±0．5)mV，溫度系數可低至2．0 ppm／℃，電源抑制比為-70 dB。仿真結果證明了設計的正確性。 |
