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1 引言 在嵌入式領域，由于UART 具有操作簡單、工作可靠、抗干擾強、傳輸距離遠(組成 485 網絡可以傳輸1,200 米以上)，設計人員普遍認為UART 是從CPU 或微控制器向系統的 其他部分傳輸數據的最佳方式，因此它們被大量地應用在工業、通信和家電控制等嵌入式領 域。而通常處理器都會自帶一個UART 串口，實際應用中一個串口往往不夠用，需要進行 UART 串口擴展。而本文在分析了片內總線技術和UART 的工作原理的基礎上了實現UART 總線設備的設計，使主控芯片可以控制4"6 個外圍設備。 本文中的嵌入式系統由AT91ARM9200 處理器、Linux 操作系統和ALTERA 公司的 ACEX 系列的EP1K 所組成。 2 EP1K 的邏輯設計 設計所要實現的功能是 AT91ARM9200 處理器通過EP1K 控制多個帶有UART 接口的 外設。EP1K 中包含了多個邏輯模塊如圖1 所示，為了實現多個模塊間的互聯就需要片內總 線的支持，而本文采用的是WISHBONE 片內總線規范。 2.1 WISHBONE 總線設計 WISHBONE采用主從結構，也稱之為SLAVE/MASTER 結構。主單元MASTER 是發起 與從單元SLAVE 之間的數據傳輸，MASTER 和SLAVE 通過握手協議來實現可靠通信的。 WISHBONE 總線架構提供了四種不同的互聯方式：點對點（Point-to-point）、數據流（Data flow）、共享總線（Shared bus）和交叉開關（Crossbar switch）。為了實現單個MASTER 和多個SLAVE 的設計要求，同時要求總線結構占用較少的邏輯單元，所以采用了共享總線 的互聯方式。 共享總線應包括 MASTER、SLAVE、INTERCON 和SYSCON 四個部分。MASTER 和 SLAVE 是實現總線信號與IP 核的信號轉換，INTERCON 用于MATER 和Slave 的信號互聯， 而SYSCON 則提供穩定的時鐘信號和復位信號�？偩�邏輯結構如圖2 所示，因為只有一個 MASTER，設計時就省略了對總線使用權的總裁。MASTER 的地址和數據總線分別與四個 SLAVE 相聯，其它的控制信號也都是直接相連，而SLAVE 的選通是通過stb 信號實現。 SLAVE 的stb 信號是由地址譯碼產生SLAVE 選擇信號s_sel、m_cyc 和m_stb 三個信號相與 的結果。所選通的SLAVE 將ack 信號置1 表明一個數據傳輸周期的正常結束并將數據鎖存 或發送到總線上，而err 信號置1 表示非正常結束，rty 信號置1 表示要求數據重發。 圖 2 WISHBONE 總線的邏輯結構圖 總線的詳細設計過程請參考 WISHBONE SoC Architecture Specification, Revision B.3，而 MASTER 和SLAVE 的設計可以參考OpenCores 的網站上相關設計。 2.2 UART 的邏輯設計 UART 的通信協議十分簡單，以低電平作為起始位，高電平作為停止位，中間可傳輸 5～8 比特數據和1 比特奇偶校驗位，奇偶校驗位的有無和數據比特的長度由通信雙方約 定。一幀數據傳輸完畢后可以繼續傳輸下一幀數據，也可以繼續保持為高電平，兩幀之間 保持高電平，持續時間可以任意長。 UART模塊由SLAVE接口、波特率控制器、UART接收器和UART發送器構成。SLAVE 接口是為了實現WISHBONE 總線和功能模塊之間的數據傳輸；UART 發送器的用途是將準備輸出的并行數據按照基本UART 幀格式轉為TXD 信號串行輸出；UART 接收器接收RXD 串行信號，并將其轉化為并行數據，但串并轉換的時鐘同發送器一樣處理，收發設備間的時 鐘是會累計的，會導致接收數據不正確，波特率控制器就是專門產生一個遠遠高于波特率的 本地時鐘信號對輸入RXD 不斷采樣，以不斷地讓接收器與發送器保持同步。 波特率控制器實際上就是一個簡單的分頻器。可以根據給定的系統時鐘頻率（晶振時 鐘）和要求的波特率算出波特率分頻因子。已算出的波特率分頻因子作為分頻器的分頻數。 對于波特率發生器中的系數一般在FPGA 實現時往往是固定的，但對于不同的實現，這個 系數需要更改。波特率控制器產生的分頻時鐘，不是波特率時鐘，而是波特率時鐘的16 倍，目的是為了在接收事實進行精確地采樣，以提出異步的串行數據。 UART 發送器由16 個字節FIFO 和信號發送器組成。FIFO 主要是起到數據緩存的作用， 信號發送器的核心部分由有限狀態機實現的，實現偽代碼如下： case (狀態機狀態) 空閑狀態：if ( FIFO 中有數據 ) 狀態機跳轉到 FIFO 讀取狀態； else 狀態機保持空閑狀態； FIFO 讀取狀態：讀取FIFO 數據，保存到移位寄存器；狀態機跳轉到開始位狀態； 開始位狀態：時鐘計數，發送開始位；計數結束后狀態機跳轉到數據位狀態； 數據位狀態：時鐘計數，發送數據，移位寄存器移位；計數結束后 if(移位寄存器內數據發送完畢) 狀態機跳轉到停止位狀態； else 狀態機跳轉到數據位狀態； 停止位狀態：時鐘計數，發送停止位；計數結束后狀態機跳轉到 s_idle； default：狀態機復位到空閑狀態; endcase UART 接收器包括了16 個字節FIFO、信號同步器和信號接收器三個部分。其中信號同 步器則是為了解決串行數據幀和接收時鐘是異步問題，其它兩部分和UART 發送器的中的 功能相似，只是數據傳送的方向相反。 3 設備接口和驅動設計 3.1 設備接口設計 AT91ARM9200 芯片通過其靜態存儲控制器 (SMC)控制EP1K，而靜態存儲控制器 (SMC) 是控制外部靜態存儲器或外設的訪問。 SMC 可編程地址達512M 字節。它有8 個 片選及一個26 位地址總線。16 位數據總線能配置與8 位或16 位外部器件連接。獨立的讀寫控制信號允許存儲器與外設直接連接。SMC 支持不同的允許單時鐘周期存儲器訪問的訪 問協議。它還提供外部等待請求能力。 因為 EP1K 內部設計使用的是8 位數據總線和8 位地址總線，所以AT91ARM9200 芯片與EP1K 相連的I/O 端口為 A[7:0]，D[7:0]，NRD 和NWR0。然而EP1K 內部采用 的WISHBONE 總線規范，其讀寫信號wb_we_o，高電平表示為寫操作，低電平表示為 讀操作。所以需要將NRD 和NWR0 進行相應的信號轉換。而D[7:0]為雙向端口IO， 所以在EP1K 的設計中采用三態門的設計。 3.2 設備驅動設計 AT91ARM9200 上運行的是Linux 操作系統，EP1K 作為一個外接設備正常運行，就需 要相應的linux 驅動程序。我們將EP1K 的看作一個普通的字符設備，其關鍵是如何實現兩 個不同工作頻率的設備正確通信。而靜態存儲控制器 (SMC)提供的多等待狀態管理，只要 根據具體時序對SMC 片選寄存器進行設置就可以了。此例中的SMC 同時還控制flash 存儲 器、LCD 液晶顯示器和其它外設，所以使用片選寄存器7，EP1K 的內部工作頻率是6MHz， 為了使讀寫同步，設置插入36 個等待周期。具體代碼如下： 其中at91_sys_write( )函數在include/arch/hardware.h 中，而且是在linux2.6 內核中才出現的。 Linux 的字符設備驅動分為設備初始化函數和設備卸載函數，并由內核宏module_init() 和module_exit()行進管理。 設備初始化函數首先要做的事情就是獲取一個或多個設備編號。linux2.6 內核中提供了 靜態和動態分配。如果在已知所需設備編號情況下，靜態分配不失為一種較好的工作方式， 但是所選定的設備號若已分配給其它設備，就會造成沖突和麻煩。因此，建議采用動態分配 方式獲取設備號。 同時使用 udev 在/dev/下動態生成設備文件，這樣就避免使用命令或腳本創建設備文 件。管理類和類設備的相關內核函數： struct class * class_create (struct module * owner, const char * name); void class_destroy (struct class * cls ); struct class_device* class_device_create(structclass * cls, struct class_device* parent, dev_t devt, struct device * device, const char * fmt, ...); void class_device_destroy (struct class * cls, dev_t devt); 注意，以上函數是2.6.13 開始有的，在2.6.13 之前，應當使用class_simple 接口。 設備初始化函數隨后的工作是建立字符設備，并將與具體字符設備的相關數據結構注冊 的設備中，如字符設備的文件操作接口file_operations。還有就是調用at91_sys_write( )函數 完成靜態存儲控制器 (SMC)的寄存器配置和ioremap()函數完成設備地址到用戶內存的映 射。設備卸載函數的工作就恰恰相反，它包括了管理類，類設備和字符設備的銷毀，映射內 存和設備號的釋放。 4 結束語 本文的設計應用于一個遠程自動抄表系統，該系統由用戶電能表和抄表基站以及 GSM 模塊等部分組成。抄表基站的核心AT91ARM9200 處理器以靜態存儲控制器(SMC)與EP1K 相連，通過EP1K 實現的UART 擴展總線設備對用戶電能計量表進行管理，最后抄表數據 由GSM 模塊傳給遠端主機。此設計采用以FPGA 為實現方式試整個系統具有以下優點：1、 系統設計具有靈活性，可以根據實際情況添加UART 模塊；2、有效的保證了系統的知識產 權；3、在EP1K 內部還可以添加其他通信模塊，增強了系統的可擴展性。 |
