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嵌入式存儲器的容量及其在系統(tǒng)芯片中所占的面積越來越大，對其操作所帶來的動態(tài)功耗成為系統(tǒng)芯片功耗中重要的組成部分，因此，必須尋求有效的低功耗設計技術，以降低嵌入式存儲器對整個系統(tǒng)的影響。為了降低存儲器的功耗，人們采用了字線分割、分級字線譯碼以及字線脈沖產生等技術，大大降低了存儲器的動態(tài)功耗。 另外一種能有效降低存儲器動態(tài)功耗的技術就是位線分割(DBL)。 針對系統(tǒng)要求，筆者采用DBL結構以及一種存儲陣列分塊譯碼結構，完成了64 kb嵌入式存儲器模塊的設計。 參數(shù)的修正與公式的重新推導 DBL結構的原理 DBL結構就是通過將兩個或者多個SRAM存儲單元進行合并，以減少連接到位線上的晶體管數(shù)目，從而減小位線電容，達到降低存儲器動態(tài)功耗的目的。 圖1w給出了將4個SRAM單元連接在一起并通過傳輸管連接到位線上的電路示意圖。 與一般布局的位線結構相比，圖1w所示的DBL結構中連接到位線上的傳輸管數(shù)目減少了3 /4。 DBL結構有兩個關鍵:第1，確定存儲陣列行數(shù)N 與合并的單元個數(shù)M 之間的最優(yōu)關系。 所謂最優(yōu)是指合并后存儲器的動態(tài)功耗最小。 對于這個關系，文獻中給出了相應的公式: pnor = (1 /M + 0.1) + 2 ×( (M + 1) / (N (ΔV /V ) ) ) ， (1) Mop t = ( (N /2) ×(ΔV /V ) ) 1 /2 ， (2) 式中ΔV 表示位線上電壓的擺幅， V 表示電源電壓。第2，確定合并后各個管子的寬長比。下面，針對這兩個問題進行討論。 DBL功耗公式的修正 公式(1) ， ( 2)是在下述假設下得出的:在SRAM中，位線的電容主要是由存儲單元中傳輸晶體管的漏極電容和位線的金屬連線電容構成，并且金屬線的寄生電容是與位線相連管子漏極總電容C的10% ，則圖2中寄生電容C1 和C2 可表示為 C1 = C M /N ， C2 = C /M + 0.1C。 然而，上述假設并沒有真正反映位線電容的構成，因為位線電容的組成包括存儲單元中傳輸晶體管的源/漏電容CBS ，位線間的耦合電容CBB ，位線與橫向字線之間的耦合電容CWW ，位線與地線的耦合電容CBSS ，位線與電源線的耦合電容CBDD ，位線的金屬連線電容CW 等。 隨著深亞微米技術的發(fā)展，在位線總電容中，傳輸晶體管的源/ 漏電容CBS 所占的比例只有60% ～ 70% ，其他的電容分量共占30% ～40%，在這種情況下公式設計電路會帶來較大的誤差。 另外，對C1 的舍入過大，由此也引入了很大的誤差，必須進行修正。 筆者對公式的重新推導如下。 假設存儲陣列的行數(shù)為N， DBL 結構中合并的存儲單元數(shù)為M，一般布局結構(N 行) 中， 與位線相連的所有傳輸管漏極的總電容為C，并假定位線上其他的寄生電容是此漏極總電容的30% ， 則圖2中電容C1 和C2 可表示為 C1 = C (1.3M + 1) /N ， C2 = (C /M ) + 0.3C。 假設讀寫操作時子位線不進行預充電，并且其電壓值能夠達到電源電壓，用ΔV 表示位線上電壓的擺幅，那么，圖2中DBL存儲器的動態(tài)功耗可表示為 p =f (M ) = (C2 ×ΔV ×V + 2 ×C1 ×V2 ) ×f = ×f (3) 根據(jù)標準存儲單元的功耗表達式pstan = (C ×ΔV ×V ) ×f， (4) 對式(3) 歸一化得pnor = (1 /M + 0.3) + 2 ×( (1.3M + 1) / (N ×ΔV /V ) ) ， (5) 因此可求得功耗最小時的M 值Mop t = ( (N /2. 6) ×(ΔV /V ) ) 1 /2 。 (6) 如果存儲陣列的行數(shù)N = 1 024，位線電壓變化率ΔV /V = 011，則Mop t ≈ 6， pnor ≈ 0164。 但是如果按照公式(1) ， (2) 計算，則Mop t ≈ 8， pnor ≈ 0140，后面的設計均基于修正后的公式(5) ， (6)。 |
