顯卡的最新進展

wangkj

清理代碼，檢查多余的那條線。進展不錯。另外，股票大漲俺的股票+1100多啦。

老郭

不錯。搞完了是不是應該慶祝一下？

wangkj

還沒最終完成，還得修正最后那條多余的線，另外，得重新做一版pcb,考慮一下推廣問題。

wangkj

原理圖/程序/pcb圖,bom表。verilog這個不能公開，不要給我要。更多資料在qq群：630571

terrysun

欣賞一下！

wangkj

把測試語句去掉，有些點錯位了。明天把所有的調試語句去掉，然后再修正。
基本就是sdram和fifo的讀寫時機問題。挨個測試沒辦法，不好仿真啊。

wangkj

顯示不錯位了，nnd,原來是a3p060的fifo使用和手冊不一致。
手冊說是10ns出數據，實際上，錯后來兩個周期(65M時鐘)。

另外發現一個問題，寫入第一個數據，不顯示，寫入第二個數據第一才出來。
也就是，cpld保持這一個數據，這可能和第一個一個問題。
我是按照手冊編程的，這個可能得修正。

wangkj

圖片

原野之狼

王會計做的東西不錯。
話說找出了數據手冊的錯誤是否可以向原廠申請獎勵呢，呵呵~

wangkj

另外，就是其fifo的clk，手冊上說可以輸入輸出不同步，實際上，這樣會出錯。
只能用同樣的時鐘。 這個肯定是bug。
上面提到的那個，也可能是我的布線時間過長，
但也不至于用兩個周期啊。懶得檢查了。
好用就行。

wangkj

for (j=0;j<40;j++)                    //recentage
         for (i=1024/2-20;i<1024/2+20;i++)            
          {
            cursor(i,768/2-20+j);
            spi_write16(0xffff);
          }
        for (i=1024/2-20;i<1024/2+20;i++) //mid line
          {
            cursor(i,768/2);
            spi_write16(0);
          }
應該是一個白色的填充方框，被中間的黑線完全隔開，少了一個點。
如果增加一個spi_write指令或者cursor指令，這個點就出現了。
不是少刷新了一個數據，就是fifo有個數據沒寫入sdram。
這是用那的手機拍攝的，效果自我感覺不錯。也算是對這個DIY項目的一個投入吧。
很多眼睛看不清的，就用這個手機的微距功能拍攝，放大來看。

一朝成名

把數據算好了寫死，雖說cpu很快，但是一直計算，也是浪費時間的
特別對你這個要求性能的東西～

wangkj

那些數據會自動優化掉的。這個放心。

wangkj

今天去cypress展會，沒調試，不過，一直再考慮，
基本考慮明白了，就是數據從fifo讀取寫入sdram的時候，少了一個周期！
按照actel的手冊，一個周期足夠，實際上必須兩個周期，下周試試看。
改起來，比較麻煩，數據流有點亂了。得重新規劃。

一朝成名

恭喜會計收工了。。。。。

wangkj

離收工遠的呢，得重新做pcb,增加硬件2d/3d能力，還得調試mini2440兼容部分。
不知道后面咋運作。商業化俺確實不懂。

wangkj

這回完全正常了，多的那一個點也搞定了。跟我的猜測相同，改起來花了不少功夫。
新的芯片，不要相信他的手冊和宣傳，只能作為參考，一切，還得自己去驗證。
所以，在新的項目中，不到不得已，不要采用新元件。
也就是說，新的元件，必須有一組人馬做小白鼠，做一些可有可無，甚至驗證性的項目。

@︻$▅▆▇◤

一朝成名

商家一般不會承認自己的芯片有bug的。。。。。。。。。。。

wangkj

DIY顯存8M的單片機顯卡(基于stm32，allegro）專區
http://bbs.eeworld.com.cn/forum-97-1.html

自己一個人干非常累，好在幾個群友幫我弄了個專區。大家一起做

rp老弟，幫我們搞定allegro16.2安裝吧，確定用allegro了。我現在用的15.5

這里可以同步轉播 ，或者 rp 弄個allegro專區。