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本文提出一種表決式單片機多機冗余設計方案。該方案不同于中央系統的多機冗余設計。大規模系統冗余大多采用完善而復雜的機間通訊協議實現系統重構，不太注重系統的實時性。本方案結構簡單，易于實現，具有極強的實時性，沒有電子開關切換總線的咔嗒聲輸出。單片機價格低廉、功能靈活，也使得該設計在類似儀器儀表的小系統中的運用成為可能。 1 設計原理 設計結構如圖1所示。 完成整個冗余設計的電路被置于一個核心控制模塊中，如果該模塊以FPGA實現也就是一塊芯片。圖1中單片機1、2、3被假定為冗余的三個單片機，它們的輸入總線并聯，接收核心控制模塊中輸入緩沖的輸出。輸出總線分別接到模塊的輸出總線仲裁器。核心控制模塊包括輸入緩沖、輸出總線仲裁、電源控制、時鐘產生、復位電路和報警控制輸出六個部分。 1.1 輸入緩沖 為了消除輸入端并聯輸入阻抗帶來的影響，在輸入端增加了一級緩沖器，減小外圍電路的影響。采用輸入緩沖，可以實現單片機和外圍電路的輸入隔離。 1.2 輸出總線仲裁 該總線仲裁是建立在所有單片機在時鐘級上同步的基礎上，通常采用總線表決法。即相同輸出總線上的值作為仲裁的結構輸出，不同輸出總線被當作出錯而封止，所有的輸出皆不相同同是失敗狀態，無表決輸出。表決的實現當然不能采用軟件比較，以三個單片機系統的一位為例介紹表決方法。假設位輸入變量X1、X2、X3，輸出Q，狀態指示：正常N、X1出錯E1、X2出錯E2、X3出錯E3。真值表如表1所示，位仲裁單元如圖2所示。 表1 真值表 X1 X2 X3 Q E1 E2 E3 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 1 1 0 0 1 0 0 0 1 0 0 1 0 1 1 0 1 0 1 1 0 1 0 0 1 1 1 1 1 0 0 0 顯然以上位單片機用數字電路難實現，后面給出整體的VHDL語言描述。總線仲裁由多個這樣的位單元組成，個數由單片機輸出總線的最大數n決定。仲裁器除了n根輸出線，同時還對每個位單元的狀態位進行邏輯組合輸出正常、出錯、失敗三個狀態指示。失敗信號也用作報警保護控制輸出，或重新復位輸出。失敗輸出有效時輸出失效。 以三個單片機的系統為例，如果將仲裁器的三個總線某一時刻輸入看作為n位二進制變量X，Y，Z。如果X，Y，Z在任何時鐘都逐位相同，而系統處于正常工作狀態。如果三者中有兩個變量逐位相同，而另一個不同，則系統處于出錯狀態。如果三者皆不相則系統失敗。正常和出錯狀態可以運行，而失敗狀態必須保護和處理。 FPGA技術的發展，使得設計中的比較、決策等數字電路的設計實現變得非常容易，而且系統簡明可靠。如果采用中規模集成電路來實現的話，將相當煩瑣和復雜。 1.3 單片機時鐘級同步的實現 系統的所有單片機必須達到時鐘級的同步。單片機選用相同的型號（可以是不同的廠家），完全相同的程序和同一機器時鐘。 同一時鐘是實現時鐘同步的第一步。時鐘發生電路在控制模塊內產生并送到各單片機的時鐘輸入端，要求單片機可外接時鐘輸入。時鐘同步并不容易，以89C51為例，51系列單片機上電后振蕩器起振輸出，ALE脈沖由時鐘經分頻電路得到，一旦形成，機器周期脈沖和時鐘脈沖相位關系固定，不受復位電路影響，直到電源掉電為止。 第二步是實現機器周期脈沖同步。MCS51一個機器周期包括6個狀態周期，每個狀態周期包括2個節拍，對應2個時鐘節拍有效期。也就是說一個機器周期包括12個振蕩周期，指令工作在時鐘節拍上，同時更是同步工作在機器周期上。不論是單字節指令還是雙字節指令，指令周期均是機器周期的1、2、4倍。要同步單片機節拍，必須同步機器周期。考慮到上電時間上可能產生的差異，采用先上電后加時鐘脈沖的方法。上電時確保時鐘輸入端沒有干擾脈沖引入，所有單片機上電后的內部分頻電路起始點一致，然后加入時鐘脈沖，各單片機獲得 同步的機器周期。 第三步是同步指令周期。指令的同步需要依靠復位電路來實現。在時鐘脈沖正常輸入和分頻電路正常工作的情況下，復位操作是在復位端加上至少2個機器周期的復位電平而實現的。復位信號由核心控制器發出送至每片單片機。復位后，統一了片內主要寄存器內容，所有單片機程序從起始位置開始執行。 單片機時鐘級同步的實現主要依靠電源控制、時鐘產生、復位電路三部分硬件。 1.3.1 電源控制 三個單片機的供電電源由控制模塊控制。主控遠件需要保證足夠電流容量，可采用功率三極管或場效應管實現。不能采用繼電器在，以避免觸點電源跳變。 1.3.2 時鐘產生 晶體振蕩器輸出脈沖作為單片機時鐘，中間增加可控的緩沖級。緩沖級可以增加時鐘信號的輸出負載能力，并可被控制模塊控制。 1.3.3 復位電路 三個單片機的復位端并聯接至同一個復位端。復位信號在信號極性和脈沖寬度上滿足單片機復位要求，驅動能力滿足多單片機需要。復位電路同樣是受控于控制模塊，用以實現單片機同步。 1.4 報警與控制 不同狀態下核心控制模塊有不同的信號輸出，異常狀態同時也是報警信號。正常狀態輸出綠燈，出錯狀態輸出黃燈，失敗狀態輸出紅燈。黃燈輸出時系統可以暫時繼續工作，等到系統空閑或許可時進行糾錯。紅燈輸出時系統立即進入保護狀態，輸出端呈現高阻狀態，需要時可以馬上糾錯，恢復系統。 系統恢復需要對控制模塊進行復位，復位脈沖可以是自身的失敗狀態輸出，也可以是出錯脈沖輸出和其他信號的組合邏輯。控制模塊的復位，實際是對各單片機重新進行時序對齊和復位單片機程序。此處設計需結合具體使用場合考慮。 2 控制模塊的VHDL語言描述 本控制模塊主要采用VHDL語言進行描述。 library ieee; use ieee.std_1164.all; use ieee.std_logic_unsigned.all; Entity redu_control is Port (a_bus,b_bus,c_bus:in std_logic_vector(7-三輸入總線，--本設計定為8位) o_bus: out std_logic_vector(7 downto 0);--8位輸出總線 error_out,fail_out:out std_logic;--出錯、失敗輸出 reset_in，clock_in: in std_logic;--復位、時鐘輸入 power,clock,reset:out std_logic；--電源、時鐘、復位輸出 ） end； architecture control_pro of redu_control_is signal int: std_logic; begin bus_pro:process(a_bus,b_bus,c_bus) -總線控制過程 begin if a_bus=b_bus then o+bus<=a_bus; if a_bus=c_bus then - 正常輸出 error_out<='0'； fail_out<='0'; else error_out<='1'; --給出出錯信號 fail_out='0'; end if elsif a_bus=c_bus then o_bus<=a_bus; error_out<='1'; --給出出錯信號 fail_out<='0'; elsif b_bus=c_bus then -不同的出錯情況 o_bus<=b_bus; error_out<='1'; fail_out<='0'; else --失敗輸出 o_bus<=(others=>'z'); fail_out<='1'; end if end process bus_pro; --總線過程結束 start_pro process -啟動過程 begin wait until reset_in='1'; --等待外部復位啟動 power<='0'； clock<='0'； reset<='0'; --停止電源、時鐘、復位輸出 power<='1' after 3 s; --3s后輸出電源信號 clock<=clock_in after 6 s; --6s后輸出時鐘信號 reset<='1' after 9 s；--9s后輸出復位信號 reset<='0'after 10 s；--復位信號回到高電平 end process start_pro；--啟動過程結束 end； 本文所述的時鐘對齊方法實現比較簡單但并不唯一。復雜一點的方法可以采用不同時鐘輸出到不同單片機，比較反饋后，調整時鐘輸出個數達到調節目標。 |
