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頻率源是雷達、通信、電子對抗與電子系統實現高性能指標的關鍵之一，被喻為眾多電子系統的“心臟”。而當今高性能的頻率源均通過頻率合成技術實現。傳統的頻率合成器有直接頻率合成器和鎖相環兩種。直接數字式頻率合成(Direct Digital Frequency Synthesis，DDS或DDFS)將先進的數字處理理論與方法引入信號合成領域，標志著第三代頻率合成技術的出現。DDS具有相對帶寬寬、頻率轉換時問短、頻率分辨率高、輸出相位連續、可產生寬帶正交信號及其他多種調制信號、可編程和全數字化、控制靈活方便、性價比高等特點。 1 DDS基本原理 數字頻率合成器是一種數字控制的鎖相倍頻器。其輸出頻率是基準頻率的整數倍，通過頻率選擇開關改變分頻比來控制壓控振蕩器的輸出信號頻率。 DDS的工作原理是以數控振蕩器的方式產生頻率、相位可控制的正弦波。電路一般包括基準時鐘、頻率累加器、相位累加器、幅度／相位轉換電路、D／A轉換器和LPF(Low Phase Filter，低通濾波器)。頻率累加器對輸入信號進行累加計算，產生頻率控制字。相位累加器是典型的反饋電路，他由N位全加器和N位累加寄存器級聯而成，對代表頻率的二進制碼進行累加運算。幅度／相位轉換電路實質上是一個波形寄存器，以供查表使用，讀出的數據送入D／A轉換器和LPF。 N位相位累加器由N位加法器和N位累加寄存器組成。每來一個時鐘脈沖fCLK，N位加法器將頻率控制字K與N位累加寄存器輸出的累加相位數據相加，并把相加后的結果送至累加寄存器的輸入端。累加寄存器一方面將上一時鐘周期作用后所產生的新的相位數據反饋到加法器的輸入端，使加法器在下一時鐘的作用下繼續與頻率控制字K相加；另一方面將這個值作為取樣地址送入幅度／相位轉換電路，幅度／相位轉換電路根據這個地址輸出相應的波形數據。最后經D／A轉換器和LPF將波形數據轉換成所需要的模擬波形。 相位累加器在基準時鐘的作用下，進行線形相位累加，當N位相位累加器累加N次后就會產生一次溢出，這樣就完成了一個周期，這個周期也就是DDS信號的頻率周期。由此可見，相位累加器的速度是影響其系統速度的最主要因素。本文的主要工作就是圍繞著怎樣改進DDS相位累加器的性能展開的。 2 相位累加器的優化設計 為了優化DDS系統的性能，提高其頻率轉化速度，并使其輸出相位連續。本文就DDS相位累加器模塊進行了改進。通常的電路設計中累加器模塊常采用超前進位加法器，這種結構克服了串行進位引起的時間滯后，很大程度上提高了加法器的運算速度，但是仍有其不足之處。c4=g3+p3g2+p3p2g1+p3p2p1g0+p3p2p1p0c0 (1) 加法器位數越高，超前進位位就需要有越多輸入的與門，雖然16位加法器可以用5個四位超前進位加法器級聯而成，但是在四位超前進位加法器中就已經出現了四輸入的與門，這樣就大大減小了電路運算的速度，并引起大的功耗。而且在后期的版圖設計中，會導致版圖面積很大，不易布局布線。 在現代CMOS技術中，廣泛采用鏡像電路。一個鏡像電路對nFET和pFET采用相同的拓撲連接晶體管。他的版圖具有對稱性，易于布局布線，并且節省版圖面積。 且電路中NOMS及PMOS陣列的串聯管子數最多為3個。通過MOS管的RC模型，可以得出串聯的管子數越少，電路功耗越小，且具有較短的上升下降時間。一個四位的超前進位加法器需要用216只MOS管，而利用鏡像電路即使采用級聯的方式實現四位全加器只需要112只管子，因此從版圖面積來考慮，鏡像加法器大大優于超前進位加法器。 為了驗證鏡像加法器在速度上是否優于超前進位加法器，本文在Cadence環境下對采用兩種方法設計的四位全加器進行仿真，兩個模型所采用的MOS管參數一致，仿真條件與所加激勵也都相同。 3 仿真結果 仿真所采用的是四位全加器。四位超前進位加法器電路采用經典邏輯，而四位鏡像加法器是將一位鏡像加法器級聯而成的。仿真所加的電壓為2.7 V，P管寬長比為12：1，N管寬長比為4：1，超前進位加法器和鏡像加法器的仿真時序分別如圖4和圖5所示。 仿真結果表明，鏡像加法器電路不僅可以很好地實現加法功能，而且具有很短的上升下降時間，且輸入信號變化時不會產生超前進位加法器那樣的毛刺，輸出信號非常穩定。對圖4和圖5進行采點計算，得到了電路延時的對比曲線。 速度是現代電子器件主要的技術指標，而對于直接數字頻率合成器來說，速度直接影響著輸出頻率的最高值和系統的輸出帶寬，是最重要的設計性能指標之一。采用上述鏡像結構的相位累加器，將使DDS系統的速度得到改善。 4 結 語 本文著重研究DDS系統中的相位累加器，并采用鏡像電路取代了超前進位加法器。仿真結果表明采用鏡像電路所實現的加法器性能有了明顯改進，而且兼顧了版圖面積。下一步重點將開展DDS的系統優化研究工作。 |
