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PCB布線設計的好壞直接影響到硬件電路能否正常工作或運行多快的速度。而在高速數字PCB設計中，DDR2是非常常見的高速緩存器件，且其工作頻率很高本文將針對DDR2的PCB布線進行討論。 DDR2的型號為MT47H64M16，具體型號功能介紹如圖, 
設計要點： 1、電路板的阻抗控制在 50~60ohm，差分線為100~120ohm。 2、DQ，DQS 和時鐘信號線選擇VSS 作為參考平面，因為VSS 比較穩定，不易受到干擾； 地址/命令/控制信號線選擇VDD 作為參考平面，因為這些信號線本身就含有噪聲。 3、短接技術： 串行端接：主要應用在負載DDR 器件不大于4 個的情況下。對于單向的信號來說，例如地址線，控制線，串行端接電阻放置在走線中間或者是信號的發送端，推薦放置在信號的發送端。 并行端接：主要應用在負載SDRAM 器件大于4 個，走線長度>2inch，或者通過仿真驗證需要并行端接的情況下。并行端接電阻Rt 取值大約為2Rs，Rt 的取值范圍為36Ω–56Ω，推薦47Ω(MICRON觀點) 差分端接：適用CK、CK#差分信號。
布線順序： VTT電源平面---時鐘線---數據線---地址線---命令控制線---VDD和VDDQ電源。 線寬線距： （1） 時鐘（差分對）除了等長（< 50mil），要需要25mil的安全距離。兩個時鐘CK之間相差100mil之內。 （2） 地址線不用等長，比時鐘要長一些。 （3） 控制線比時鐘要長一些。 （4） 每一個Data Group(8bits data + DQS + DM)在同一層走線。DDR2的數據線與DQS是源同步關系，等長處理。同組的數據線以DQS基準等長(<50mil)。組與組之間的長度差不超過1000mil。DQS與CK之間的約束較弱，一般不考慮，長度差別不要超過1000mil就差不多。 （5） 地址/命令/控制信號與時鐘是源同步的，走線長度匹配并不嚴格要求。 當負載較大的時候，DDR2拓撲結構中必須加入并聯終結電阻及VTT電源。
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