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隨著現場可編程邏輯陣列( FPGA) 技術的日益成熟,基于片上的可編程( SOPC)的嵌入式處理器受到越來越多的關注。特別是Altera公司推出的NIOS嵌入式處理器軟核, 通過軟件編程的方法可靈活地實現嵌入式處理器的功能, 并且針對FPGA進行性能優化, 可以大大提高系統性能。此外，NIOS還具有片上調試功能,因此便于系統的設計和調試.本文以硬盤錄像機為例,研究了NIOS對外部接口設備進行控制的方法,其中包括I2C接口的控制、IDE接口的控制等。 1 NIOS開發方法介紹 NIOS的軟硬件開發流程如圖1 所示, 下面介紹其具體開發步驟。流程的第一步是設計規劃。它需要根據系統設計要求, 劃分好各個軟硬件模塊。完整的基于NIOS的SOPC系統是一個軟硬件復合的系統, 在開發時可以分為硬件、軟件兩個部分。在實際設計過程中, 往往會遇到這樣一種情況: 所需要的功能既可以用軟件方式實現, 也可以用純硬件邏輯加以實現。例如, 在系統中需要8位7段碼數碼管顯示時, 可以用FPGA中的可編程邏輯設計一個動態掃描邏輯來實現顯示, 也可以通過編寫動態掃描程序對PIO進行操作來完成上述功能。若用硬件方式實現, 顯然是要占用額外的硬件資源, 但是, 編寫軟件較為容易, 系統工作速度不受影響; 反之, 用軟件方式實現, 可以不增加硬件邏輯, 但是動態掃描需要占用CPU的處理時間, 這增加了軟件編寫的復雜度。具體采用什么方式是與系統設計要求有關的。因此在設計規劃時, 就要確定哪些功能用硬件實現, 哪些功能用軟件實現。通常用軟件實現時, 其設計容易修改, 查錯也比較容易, 且基本上不增加占用的硬件資源。所以在設計規劃時, 當需要的軟硬件代價相當并且性能保證的情況下, 軟件實現是被優先考慮的。 確定好軟硬件模塊的劃分后, 就可以開始具體的設計過程了。通常, 嵌入式系統開發中CPU是不可更改的, 因此外圍設備的變動也受到CPU的限制, 甚至整個嵌入式系統的硬件已經固定, 難以更改(如PC104 的開發)。因而, 通常的嵌入式開發中, 更多的是PCB設計及軟件開發。與通常的嵌入式系統開發不同, 由于NIOS是一個可靈活定制的CPU,它的外設是可選的IP 核或自定制邏輯, 所以可以根據系統設計要求, 通過SOPC Builder向導式的界面定制裁剪適當的SOPC系統。鑒于上述NIOS開發的特點, 在設計規劃后,NIOS的開發流程分為硬件開發與軟件開發兩大部分。 NIOS 的硬件設計流程就是定制合適的CPU和外設, 在SOPC Builder和QuartusII中完成。在這里可以靈活定制NIOS CPU的各個特性甚至指令, 可以使用Altera提供的大量的IP Core來加快開發者開發NIOS外設的速度,提高外設的性能。同時, 也可以使用第三方的IP Core, 或者使用VHDL、Verilog 來自己定制外設。 完成NIOS的硬件開發后, SOPC Builder可以幫助開發者生成相應的SDK( 軟件開發包) 。這是由于在硬件開發中的NIOS CPU及其外設構成的系統是自定制的, 存儲器、外設地址的映射等各不相同, 需要的SDK也應是專有的。 SOPC Builder可自動生成SDK。在生成的SDK 基礎上, 開發者可以進入軟件開發流程。在這個部分, 開發者面對的嵌入式系統是自己定制的、裁剪過的, 因此受到硬件的局限會小一些。開發者可以使用匯編語言、C 或C++語言來進行嵌入式程序設計, 使用GNU工具或其他第三方工具進行程序的編譯連接以及調試。 2 針對硬盤錄像機的NIOS 嵌入式處理器設計 在硬盤錄像機中涉及到圖像采集、圖像壓縮、圖像存儲三個主要部分, 因此在設計外部接口時需要考慮到這三部分中芯片控制所需要的接口。 (1)圖像采集部分。圖像采集部分使用SAA7113完成視頻信號的采集。該芯片是可編程視頻處理芯片, 采用CMOS工藝, 通過簡單的I2C 總線可以對其實現編程控制。它將不同制式的模擬信號統一成相同的數字標準, 采用ITU-R BT.601 格式, 采樣時對亮度信號和兩個色差信號分別編碼, 對不同制式信號采用單一的取樣頻率, 而且和任何模擬系統的彩色副載波頻率無關, 因此在分量系統中不再包含任何副載波。取樣頻率定為13.5MHz, 它也是對亮度信號Y 的取樣頻率。由于色度信號的帶寬遠比亮度信號的帶寬窄, 因而對色度信號U 和V 的取樣率較Y 減半, 為6.75MHz。每個數字有效行分別有720 個亮度取樣點和360×2 個色差信號取樣點。對每個分量的取樣點進行均勻量化。對每個取樣進行8 位的PCM編碼。 (2)圖像壓縮部分。本系統采用硬件壓縮方式完成視頻圖像的JPEG 壓縮。通常在視頻監控系統中使用Motion-JPEG(MJPEG)技術, MJPEG 壓縮芯片將A/D 轉換芯片輸入的YUV 格式的數據進行MJPEG 格式的壓縮。MJPEG 由JPEG 圖像連接組成, 相對JPEG 圖像, 每幅都有自己的量化表和Huffman碼表。MJPEG可以僅使用一張量化表和Huffman碼表對連續幾十幀甚至上百幀圖像進行壓縮, 僅當數據發生丟失時才需要重新載入量化表和Huffman 碼表。這一優點大大降低了系統視頻解碼時所需要的開銷。而且, MJPEG 可以分幀存儲, 這給數據的管理和回放帶來了方便。本系統是使用Zoran公司的單片MJPEG壓縮/解壓縮芯片ZR36060 來完成圖像的JPEG壓縮的。 (3)圖像存儲部分。為了解決大量的圖像數據問題, 本系統采用IDE(電子集成驅動器)接口的硬盤來完成設計。IDE 的本意是指把“硬盤控制器”與“盤體”集成在一起的硬盤驅動器。這種集成方法減少了硬盤接口的電纜數目與長度, 數據傳輸的可靠性得到了增強, 硬盤控制起來變得更容易。控制方式有PIO 方式和DMA 方式兩種。本系統使用了IDE 硬盤的PIO 控制方式。由于采用了NIOS 處理器, 因此可以不局限于預先制造的處理器技術, 而是根據自己的標準定制處理器, 按照需要選擇合適的外設、存儲器和接口。本系統根據硬盤錄像機的具體要求選擇了Altera公司的Cyclone 系列的EP1C6來完成CPU的設計; 使用Flash ROM AM29LV065DU進行程序的加載工作; 選用SRAM為CY7C1041CV33 的存儲器進行數據的緩存; FPGA 的AS 配置芯片為EPCS4。 在外圍芯片中, 視頻解碼芯片SAA7113需要I2C 接口進行控制, 存儲圖像的硬盤需要IDE 接口, 但是在NIOS的外圍標準接口中沒有這些接口可供選擇, 這時只要設置GPIO接口, 并用GPIO接口模擬出I2C總線接口和IDE接口的操作即可。同時也用GPIO 接口完成MJPEG 壓縮芯片的配置任務。綜合以上的硬件資源要求, 本系統在FPGA 內部設計的模塊如圖2 所示。 FPGA 內部模塊的核心模塊是NIOS 處理器的核, 其次是用來控制系統時鐘的定時器1和定時器2。為了完成對SAA7113和ZR36060 的初始化配置工作, 設置了片內ROM來存儲配置文件信息, 同時還設置了存儲器接口和通用I/O 接口完成和外部存儲器與I/O 設備的連接。整個嵌入式系統內部是由Avalon總線完成各模塊之間連接的。整個系統的調試工作通過JTAG接口和串行口完成。調試程序通過JTAG接口下載到FPGA的內部, 由串口來連接一個顯示終端, 將調試信息顯示到PC機上。 3 控制軟件的設計 系統上電硬件復位后, 軟件根據用戶需要自動對各項控制器指令代碼及其參數進行設置, 從而完成對SAA7113、ZR36060、IDE 接口的初始化工作, 然后控制視頻信號的采集壓縮和存儲。系統工作流程如圖3 所示。 4 整體工作性能 (1)錄制畫面大小: 352* 248 或352* 288。(2)每秒錄制或播放25 幀, 每幀兩場, 共50 場, 隔行掃描。(3)每場圖片壓縮后大小平均為10KB, 每秒0.5MB, 每小時1.8GB。可根據需要配接10GB 到80GB 的硬盤, 實現5～40 小時的連續錄像。 5 結束語 NIOS是一個性價比較高的微處理器軟核, 可以方便地把用戶需要的接口和自定義的邏輯加入到系統中去。本文介紹的方法體現了SOPC 嵌入式系統的靈活性。因此這種方法能夠有效地縮短開發周期, 同時能夠延長產品的生命周期, 可以不斷地在原有產品的基礎上進行升級設計。 |
