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運(yùn)動(dòng)控制卡已經(jīng)在數(shù)控機(jī)床、工業(yè)機(jī)器人、醫(yī)用設(shè)備、繪圖儀、IC電路制造設(shè)備、IC封裝等領(lǐng)域得到了廣泛運(yùn)用,取得了良好的效果。目前運(yùn)動(dòng)控制卡大部分采用8051系列的8位單片機(jī),雖然節(jié)省了開發(fā)周期但缺乏靈活性,難以勝任高要求運(yùn)作環(huán)境,而且運(yùn)算能力有限。 DSP的數(shù)據(jù)運(yùn)算處理功能強(qiáng)大,即使在很復(fù)雜的控制中,采樣周期也可以取得很小,控制效果更接近于連續(xù)系統(tǒng)。把DSP與PC的各自優(yōu)勢結(jié)合將是高性能數(shù)控系統(tǒng)的發(fā)展趨勢。本運(yùn)動(dòng)控制器采用TI公司的高性能浮點(diǎn)DSP作為主控芯片,通過ISA接口與PC協(xié)調(diào)并進(jìn)行數(shù)據(jù)交換,以PC計(jì)算機(jī)作為基本平臺(tái),以DSP高速運(yùn)動(dòng)控制卡作細(xì)插補(bǔ)、伺服控制的核心,對(duì)直線電機(jī)的運(yùn)動(dòng)進(jìn)行控制,取得了良好的實(shí)際應(yīng)用效果。 1 高速高精運(yùn)動(dòng)控制卡的主要硬件構(gòu)成 本運(yùn)動(dòng)控制系統(tǒng)的任務(wù)是控制直線電機(jī)的運(yùn)動(dòng),要求4軸輸入和4軸輸出,采用光柵尺對(duì)輸入計(jì)數(shù),16位并行高速DA輸出,運(yùn)動(dòng)定位精度要求達(dá)到10nm,響應(yīng)時(shí)間10g),運(yùn)動(dòng)速度高(v>300mm/s)的特點(diǎn)。要求控制系統(tǒng)有足夠短的響應(yīng)時(shí)間。 1.1 DSP模塊 基于DSP的運(yùn)動(dòng)控制系統(tǒng)一般采用TI公司的TMS320C24x系列芯片,但24x系列是16位定點(diǎn)處理器,運(yùn)算能力有限。不能滿足本系統(tǒng)規(guī)劃的高速高精要求,為此,我們選用了TI公司的TMS320C32 DSP作為主控芯片。 TMS320C3X系列芯片是美國TI公司推出的第一代浮點(diǎn)DSP芯片,具有豐富的指令集、很高的運(yùn)算速度、較大的尋址空間和較高的性價(jià)比,在各領(lǐng)域得到了廣泛的應(yīng)用。TMS320C32是TMS320系列浮點(diǎn)數(shù)字信號(hào)處理器的新產(chǎn)品,在TMS320C30和TMS320C31的基礎(chǔ)上進(jìn)行了簡化和改進(jìn)。在結(jié)構(gòu)上的改進(jìn)主要包括可變寬度的存儲(chǔ)器接口、更快速的指令周期時(shí)間、可設(shè)置優(yōu)先級(jí)的雙通道DMA處理器、靈活的引導(dǎo)程序裝入方式、可重新定位的中斷向量表以及可選的邊緣/電平觸發(fā)中斷方式等。 對(duì)TMS320C32的開發(fā)可以用匯編語言,也可以用C語言。使用匯編語言的優(yōu)點(diǎn)在于運(yùn)行速度快、可以充分利用芯片的硬件特性,但開發(fā)速度較慢,程序的可讀性差;而C語言的優(yōu)勢在于編程容易、調(diào)試快速、可讀性好,可以大大縮短開發(fā)周期,但C語言對(duì)于其片內(nèi)的沒有映射地址的特殊功能寄存器不能操作,如IF和IE,AR0～AR7等。 1.2 FPGA模塊 該部分主要功能為一個(gè)4通道的針對(duì)光柵尺的脈沖計(jì)數(shù)器,此外,還承擔(dān)部分地址譯碼的工作。但由于脈沖計(jì)數(shù)頻率高,計(jì)數(shù)量大,所以必須選擇高容量、高性能的可編程邏輯器件。 ALTERA FLEX(Flexible Logic Element Matrix)10K 系列FPGA,規(guī)模從一萬門到十萬門,可提供720～5392個(gè)觸發(fā)器及6144～24576位RAM,提供30ns、40ns及50ns等幾個(gè)速率等級(jí),可適應(yīng)18～105MHz的信號(hào)處理速率。ALTERA FLEX10K系列FPGA主要由輸入輸出單元IOE、掩埋陣列EAB、邏輯陣列LAB及內(nèi)部連線組成。EAB是在輸入和輸出端口加有寄存器的RAM塊,其容量可靈活變化。所以,EAB不僅可以用于存儲(chǔ)器,還可以事先寫入查表值來用它構(gòu)成如乘法器、糾錯(cuò)邏輯等電路。當(dāng)用于RAM時(shí),EAB可配制成多種形式的字寬和容量。 LAB主要用于邏輯電路設(shè)計(jì),一個(gè)LAB包括8個(gè)邏輯單元LE,每一個(gè)LAB提供4個(gè)控制信號(hào)及其反相信號(hào),其中兩個(gè)可用于時(shí)鐘信號(hào)。每一個(gè)LE包括組合邏輯及一個(gè)可編程觸發(fā)器。觸發(fā)器可被配成D,T,JK,RS等各種形式。IOE提供全局的時(shí)鐘及清零信號(hào)輸入端口,還提供具有可編程性的各種輸入輸出端口,如低噪聲端口、高速端口等。 FLEX10K系列芯片是ALTERA公司新近推出的PLD產(chǎn)品。與ALTERA公司先前推出的MAX7000系列EPLD相比,FLEX10K(以下簡稱10K)系列具有更加豐富的內(nèi)部資源(最多可達(dá)10萬門),更加充裕的可配置的I/O管腳(最多達(dá)406條)。再加上其低廉的價(jià)格,使得10K系列芯片受到越來越多用戶的歡迎。 基于以上原因,我們?cè)诒痉桨钢胁捎肁LTERA FLEX10K10,并且考慮到以后設(shè)計(jì)的連續(xù)性,我們可以無需更改硬件電路,就可以更換性能更高的、相同尺寸、相同管腳配置的ALTERA FLEX10K20。 1.3 PC通信接口模塊 該模塊選用16位的ISA總線與PC相連,CY7C133雙口RAM用作數(shù)據(jù)緩沖。 ISA總線的使用十分靈活、方便,而且I/O操作比較簡單。雖然ISA總線的引腳多但并不是都要用到的,關(guān)鍵是幾個(gè)固定引腳的應(yīng)用,例如：I/O CH RDY、I/OR、I/OW、ALE、數(shù)據(jù)線和地址線,結(jié)合起來實(shí)現(xiàn)通信。 在本系統(tǒng)中,雙口RAM的 PC端地址線并沒有直接采用ISA過來的地址線,而是由FPGA內(nèi)部地址計(jì)數(shù)器給定。這是因?yàn)?ISA總線上大部分地址都已經(jīng)被PC系統(tǒng)分配好,直接把2K的雙口RAM數(shù)據(jù)空間映射到ISA總線上并不現(xiàn)實(shí);而且控制系統(tǒng)與PC交換的數(shù)據(jù)基本上是一系列加工點(diǎn)的坐標(biāo)參數(shù),采用順序訪問對(duì)性能沒有影響。因此采用地址計(jì)數(shù)器方式的順序訪問,完全能夠達(dá)到設(shè)計(jì)的要求。 具體做法是：ISA地址線的A2～A9接到地址比較器74LS688,與設(shè)定好的地址作比較,74LS688的片選信號(hào)由ISA的IOR和IOW的“與”提供（IOR和IOW在ISA總線訪問端口時(shí)低有效）,A0,A1接到FPGA,用于選擇FPGA內(nèi)部4個(gè)功能不同的寄存器。ISA的ALE用于觸發(fā)FPGA 內(nèi)部邏輯功能,鎖存ISA總線過來的信號(hào),如圖2所示。 當(dāng)訪問地址清零寄存器時(shí),地址計(jì)數(shù)值清零;當(dāng)訪問地址增加寄存器時(shí),地址計(jì)數(shù)值增加“1”。如此類推,訪問不同的寄存器就對(duì)地址計(jì)數(shù)值完成不同的操作,把地址計(jì)數(shù)值直接作為地址送給雙口RAM,就可以實(shí)現(xiàn)ISA總線訪問雙口RAM了。 1.4 輸出模塊 輸出模塊采用模擬輸出,經(jīng)外部放大驅(qū)動(dòng)電機(jī)的方案。D/A轉(zhuǎn)換芯片選擇DAC7744。 DAC7744是高性能的4通道16位高速D/A,主要特點(diǎn)如下： ● 輸出通道：獨(dú)立4 路 ● 輸出信號(hào)范圍：0～5V;0～10V;±5V;±10V ● 輸出阻抗：≤2Ω ● D/A轉(zhuǎn)換器件：DAC7744 ● D/A轉(zhuǎn)換分辨率：16位 ● D/A轉(zhuǎn)換碼制：二進(jìn)制原碼（單極性） 二進(jìn)制偏移碼（雙極性） ● D/A轉(zhuǎn)換時(shí)間：≤1μs ● D/A轉(zhuǎn)換綜合誤差：≤0.02% FSR ● 電壓輸出方式負(fù)載能力：5mA/路 1.5 存儲(chǔ)模塊 存儲(chǔ)模塊用于存儲(chǔ)系統(tǒng)程序和數(shù)據(jù),主要由SRAM(2片CY7C1021)和FLASH（AM29F400B）組成。外圍存儲(chǔ)電路如圖3所示。 2 軟件設(shè)計(jì) 該運(yùn)動(dòng)控制卡應(yīng)用時(shí)插在工控機(jī)的ISA槽上,與上位機(jī)配合工作。首先在上位NC機(jī)輸入加工曲線,由上位機(jī)做粗插補(bǔ),然后把數(shù)據(jù)通過ISA接口傳遞給控制卡。控制卡對(duì)接收到的數(shù)據(jù)再做細(xì)插補(bǔ)——采用三次B樣條插值,然后發(fā)送給DA,驅(qū)動(dòng)電機(jī)運(yùn)動(dòng)。DSP通過FPGA進(jìn)行脈沖計(jì)數(shù),讀出直線電機(jī)光柵尺的反饋信息,然后采用離散PID控制算法調(diào)整,以便于電機(jī)運(yùn)動(dòng)控制的最優(yōu)化。 運(yùn)動(dòng)控制算法的核心是先用B樣條插值法把目標(biāo)點(diǎn)進(jìn)一步細(xì)化,使運(yùn)動(dòng)曲線更平滑,然后在運(yùn)動(dòng)過程中采用PID算法進(jìn)行調(diào)整,最終達(dá)到高速高精的設(shè)計(jì)要求,圖3給出了系統(tǒng)軟件流程圖。 2.1 B樣條插值 目前許多先進(jìn)的CAD/CAM系統(tǒng)都采用了B樣條曲線。其特點(diǎn)是,可用統(tǒng)一的數(shù)學(xué)形式精確表示分析曲線（如直線,圓錐曲線等）和自由曲線（如均勻B樣條曲線等）,因而便于用統(tǒng)一的數(shù)據(jù)庫管理、存儲(chǔ),程序量可以大大減少;非均勻B樣條曲線定義中的權(quán)因子使外形設(shè)計(jì)更加靈活方便,設(shè)計(jì)人員通過調(diào)整具有直觀幾何意義的點(diǎn)、線、面元素即可達(dá)到預(yù)期的效果。 本系統(tǒng)采用三次B樣條曲線作為精插補(bǔ)算法,該算法應(yīng)用在控制卡中可以得到比較滿意的效果。計(jì)算過程中只需要相鄰4個(gè)點(diǎn)的位置數(shù)據(jù),(x0,y0),(x1,y1),(x2,y2),(x3,y3),就可以構(gòu)造出平滑的曲線。 公式以坐標(biāo)分量形式表示為： 2.2 PID控制 在控制領(lǐng)域中,PID控制算法是一種常用的算法,PID是比例、積分、微分的縮寫。PID的合理的參數(shù)估計(jì)、比較,可以通過MATLAB的傳遞函數(shù)模型仿真來得到。 由于該系統(tǒng)是數(shù)字系統(tǒng),采用的都是數(shù)字量,所以必須把PID算法離散化才能使用。又由于系統(tǒng)的存儲(chǔ)空間有限,算法的存儲(chǔ)空間開銷不能太大,所以采用了離散化的增量式PID算法。該算法在運(yùn)算過程中只需要保留最近3次的誤差數(shù)據(jù),就能夠推導(dǎo)出下一次的輸出量,節(jié)省了大量的數(shù)據(jù)空間,提高了運(yùn)算速度,有很強(qiáng)實(shí)用價(jià)值。 公式如下： μ( k ),μ( k-1 )分別是k和k-1時(shí)刻的輸出量,在系統(tǒng)中體現(xiàn)為DA的輸出量。 e( k ),e( k-1 ),e( k-2 )分別是k,k-1,k-2 時(shí)刻的偏差值,在系統(tǒng)中體現(xiàn)為該時(shí)刻實(shí)際位置與目標(biāo)位置的偏差。 T,Td,Ti,Kp是PID公式的常量,不同的數(shù)值代表著PID系統(tǒng)的微分、積分、比例調(diào)節(jié)作用的強(qiáng)度和效果。 3 小結(jié) 在開放式數(shù)控系統(tǒng)中應(yīng)用基于DSP+FPGA的運(yùn)動(dòng)控制卡,DSP承擔(dān)了CNC系統(tǒng)中實(shí)時(shí)性要求較高的模塊功能。利用DSP高速運(yùn)算能力和實(shí)時(shí)信號(hào)處理能力,采用先進(jìn)的Bspline插補(bǔ)算法,使該DSP運(yùn)動(dòng)控制卡具有高速、高精度的性能,結(jié)合FPGA芯片的先進(jìn)技術(shù),使該運(yùn)動(dòng)控制卡的集成性、可靠性大大提高。本運(yùn)動(dòng)控制卡目前是基于ISA總線設(shè)計(jì)的,今后將考慮把該系統(tǒng)移植到PCI總線上,將能進(jìn)一步提高系統(tǒng)的處理速度能力,適應(yīng)更高要求。 |
