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引 言 在1992年5月美國電信系統會議上，JeoMitola首次提出了軟件無線電概念，之后迅速引起了人們的關注，并開始對它進行廣泛而深入的研究。具體地說，軟件無線電是以可編程的DSP或CPU為中心，將模塊化、標準化的硬件單元以總線方式連接起來，構成通用的基本硬件平臺，并通過軟件加載來實現各種無線通信功能的開放式的體系結構。本文以現場可編程邏輯門陣列(FPGA)和高性能直接數字合成(DDS)芯片AD9858構成一個通用的硬件平臺，通過更新不同的數據及軟件產生復雜調制信號、線性調頻信號、背景多路信號、跳頻信號、擴頻信號等，這些信號用普通信號源難以產生。 1 關鍵器件 1.1 AD9858簡介 AD9858內含10位數摸轉換器可工作到1 GSPS，32位可編程頻率字寄存器，100 MHz輸出頻率相噪小于-145 dBc／Hz@1 kHz，具有自動頻率掃描能力。 AD9858有3種工作模式：單音頻、頻率掃描和全睡眠模式。單音頻模式下，AD9858產生由內部頻率字寄存器(FTW)控制的單頻輸出信號。AD9858內含4個頻率字寄存器(FTW)和4個相位字寄存器(POW)，外部的寄存器選擇腳PSI和PS0決定選擇哪一個頻率字寄存器和相位字寄存器，通過選擇頻率字寄存器改變輸出頻率，頻率跳變的速度與AD9858的參考時鐘相關，最快為8 ns。頻率掃描模式可以自動完成頻率掃描工作，產生線性調頻或實現其他頻率掃描應用，而且不受I／O口對多寄存器操作時的速度限制。無論AD9858工作于哪種工作模式，分別設定AD9858的FTW寄存器和POW寄存器，通過改變PS1和PS0的值，就可以同時改變信號的頻率和相位，而且相位的改變可以是絕對調相或相對調相，這正是AD9858實現混合調制的關鍵。 1.2 XC2V500-6FG256C簡介 FPGA使用XILINX公司的VirtexII系列。本文選用兩塊門數不同的FPGA，一塊為XC2V500-6FG256C，其具有50萬門，420 MHz內部時鐘速率，172個輸入輸出腳，96 Kb分布RAM，最大576 Kb塊RAM。另一塊為XC2V1000-5FG256C，其具有100萬門，420 MHz內部時鐘速率，172個輸入輸出腳，160 Kb分布RAM，最大720 Kb塊RAM。該系列FPGA含有嵌入式乘法器和分布式存儲器，具有DSP設計所需的平臺特性，這些特性使得能夠以較高的面積利用率實現信號處理功能，為復雜模擬過程的數據實時處理以及DDS的實時控制提供保障。 2 硬件設計 2.1 整體結構 普通調制信號的時域表達式為： 式中：Ω0稱為角載頻，Ω0=2πf0；α(t)和θ(￡)分別是幅度調制函數和相位調制函數，一般情況下，它們都是相對于cos(Ω0t)的時間慢變函數。 對于一個復雜信號，式中cos(Ω0t)作為高頻載波信號，以正弦波為主，其頻率相位和幅度應該可以快速跳變。α(t)和θ(t)作為調制函數，其波形、頻率、相位和幅度都應該可變，甚至是一個低頻的任意波。 如果通過數字直接合成的方式直接生成如S(t)的復雜信號，以1 GHz的采樣率、16位的數據寬度為例，如使用實時數據處理，傳輸帶寬需16×1 000 M=16 000 MB-PS，數據存儲深度為16×1 000 M=16 GB／S，所以使用直接生成S(t)復雜信號方案，硬件復雜，且成本高。如圖1所示，本文對高頻的載波信號和低頻的調制信號分別模擬后進行疊加，高頻的載波信號cos(Ω0t)使用高性能的DDS芯片AD9858和FPGA控制來模擬，α(t)和θ(t)雙路低頻的調制信號全部在FPGA中實現。模擬出的調制信號相位頻率調制函數直接輸出數字信號至AD9858的控制FPGA，通過控制AD9858的頻率相位字實現調制，幅度脈沖調制函數信號通過數字模擬轉換器(ADC)后加至自動增益控制(AGC)電路實現調制，這樣大大降低了對硬件的要求，同時也減少了軟件的計算量。 2.2 高頻載波發生 本設計AD9858參考時鐘使用1 GHz，使用并口方式讀寫數據，即設置AD9858外部串并選擇信號(SPSE-LECT)=1。最高輸出頻率達到350 MHz，對于350 MHz以上可以通過混頻方式上變頻。 頻率控制通過FPGA及中央處理單元實現。連續波可以直接對AD9858的頻率字寄存器寫入32位FTW，該頻率控制字可以通過式(2)得到： 式中：SYSCLK為參考時鐘。 高頻載波不只是單純連續波輸出，還要利用AD9858實現頻率捷變、頻率相位調制和頻率掃描功能，才能實現復雜信號的模擬。 頻率捷變和頻率相位涮制通過快速改變AD9858頻率相位字實現，AD9858每個頻率字為32 b，相偏字為14 b，采用并口方式送數，每改變頻率相位需要對AD9858操作6次。每個送數周期最短為12 ns，送數時間最少為72 nS。到頻率改變，需要經過83個系統參考時鐘周期(1 ns)，因此需要時間為83 ns。這樣從頻率觸發到頻率輸出需要的時間為送數時間和芯片內部轉換需要時間的總和，即155 ns。本文需要控制頻率轉換時間在100 ns以內，所以使用AD9858內部的2個頻率字寄存器，先對第1個頻率字寄存器送數，當第一個頻率觸發信號到來時送PS0、PS1信號，選擇第一個頻率字寄存器數據，同時對第2個頻率字寄存器送數；第2個頻率觸發信號到來時送PS0、PS1信號，選擇第2個頻率字寄存器數據，同時對第1個頻率字寄存器送數，依次循環。頻率觸發信號經過處理后控制AGC電路，可以控制每個頻率點的駐留時間。由于對AD9858寫數據的速度快，且時序要求高，不能通過中央處理單元直接送數，因此采用外接RAM的方式，中央處理單元根據設置的頻率點計算出各點的頻率字，生成一個序列表存入與AD9858控制FPGA連接的RAM，然后由高速FPGA從RAM中自動讀數并自動寫入AD9858。 頻率掃描功能直接使用AD9858的掃描功能，置AD9858控制功能寄存器的頻率掃描使能(FreqSweepEn-able)控制位為1，并使用AD9858的掃描自動清除頻率累加功能，置AD9858控制功能寄存器的自動清除頻率累加(AutoClrFreqAccum)控制位為1，再對AD9858送頻率掃描數據。當第1個FUD上升沿到來時，開始從起始頻率掃描，同時送第2個掃描周期的數據；當第2個FUD到來時，先清除上次的頻率累加寄存器，再按第2次設置的掃描數據掃描。 2.3 調制波形發生 雙調制函數也使用數字頻率直接合成，中央處理單元把輸出波形的波形頻率幅度相位等數據鎖存至FPGA，FPGA根據鎖存的數據生成波形的數字幅相信號，如：正弦、方波、三角、鋸齒、脈沖、噪聲、復雜脈沖等。另外在生成以上波形的基礎上，還可以對其進行調幅、調頻、調相、脈調以及波形疊加輸出，實現復雜調制函數模擬。對于任意波形、參差脈沖、脈沖抖動等非周期信號也通過波形存儲的方式實現。如圖1中，調制函數直接合成FPGA的外接RAM的大小決定了存儲非周期波形信號的長度。 2.4 復雜信號模擬發生 如果要對載波進行頻率相位調制，調制波形數字信號直接輸入至AD9858控制FPGA，AD9858控制FPGA把調制信號數據和原載波頻率或相位數據進行實時運算，數據實時送給AD9858，產生調頻或調相信號輸出。如果對載波進行幅度脈沖調制，則要通過DAC把數字信號轉換為模擬信號再輸入至AGC電路，完成幅度脈沖調制。 3 應用脈沖壓縮雷達信號模擬實例 3.1 脈沖壓縮雷達 現代雷達中，具有大時寬帶寬積的脈沖壓縮(PC)體制能夠較好地解決探測能力與距離測量精度(分辨力)之間的矛盾，并且具有潛在的抗干擾能力。已經得到應用的特殊波形有：線性調頻信號(LFM)、非線性調頻信號(NLFM)、相位編碼信號(PSK)和頻率編碼信號(FSK)等，LFM信號處理簡單、多普勒特性好。本文著重介紹LFM脈沖壓縮雷達信號的模擬。 3.2 線性調頻脈沖信號模擬 LFM脈沖信號如圖2所示，在時域對連續波進行調幅和調頻產生。調幅信號如圖3所示，就是LFM脈沖信號的包絡波形。調頻信號如圖4所示，是包絡內連續波的線性調頻。要產生LFM脈沖信號，一般要生成連續波信號，線性調頻三角波信號和包絡信號，包絡信號是寬度為τ的脈沖信號。本沒計使用AD9858的線性掃描功能，直接生成線性調頻的載波信號。復包絡脈沖信號，使用FPGA直接生成。 脈沖序列表達式： 式中：rect(x)為矩形函數；Tr為脈沖重復周期；N為脈沖的個數。 脈沖序列在FPGA中生成的原理如圖5所示。每個脈沖的周期和脈沖的寬度可控，脈沖的個數可控。根據脈沖序列的要求，在RAM中存人每個序列的頻率字(周期)、脈沖的寬度以及脈沖的個數。在模擬脈沖時FPGA自動從RAM中調用數據至各寄存器，如頻率字寄存器、脈沖寬度寄存器、計數初始值寄存器。累加器溢出一次為一個周期，控制輸出值翻轉，并控制RAM地址加1，讀取下個脈沖的參數值。脈沖寬度計數器溢出輸出值也會翻轉一次，這樣就實現可編程控制的脈沖輸出。 線性調頻功能不需要先模擬三角波再進行調頻，而是使用AD9858的內部線性掃描功能直接生成調頻信號。AD9858內部有一個頻率步進字寄存器(DFTW)，一個頻率步進斜坡字寄存器(DFRRW)，DFTW寄存器存儲掃描時每2個頻率點的頻率間隔，DFRRW寄存器存儲每個頻率點駐留的時間。線性調頻的起始頻率由FTW寄存器控制，起始頻率fs計算如式(4)所示： 式中：SYSCLK為AD9858參考時鐘。 掃描的頻率間隔△f計算如式(5)所示： 掃描的周期T如式(6)所示： 式中：ff為掃描終止頻率。 AD9858線性調頻的控制也不能通過中央處理單元直接完成。中央處理單元直接送數要達到信號模擬送數速度要求，因此在AD9858的控制FPGA中完成AD9858的FTW寄存器、DFTW寄存器、DFRRW寄存器等的送數，如圖6所示。 圖6中點劃線框內為AD9858控制FPGA中的設計框圖，中央處理單元把AD9858線性調頻參數存入FPGA的寄存器中；圖5中生成的脈沖包絡信號按一定的時序把寄存器中的數據處理后送至AD9858中，同時輸出同步脈沖信號。至此完成整個線性調頻脈沖信號的模擬。 3.3 實驗結果 在電路設計和調試完成后，還進行了多個實際信號的模擬。下面是脈沖壓縮雷達信號的模擬結果，采用中國電子科技集團公司第41研究所的AV4033頻譜分析儀進行測試。測試前的參數設置如圖7所示，測試結果如圖8所示。 4 結論 該設計方案主要以數字方式完成復雜信號的模擬，可以編程模擬各種復雜波形。性價比高、容易開發、實現的成品性能較好。特別是使用分步模擬的方式，提高了電路的柔性，降低了電路硬件要求。已經使用在我們研制的某多制式信號源中，完全滿足設計輸入要求。 限于DDS的上限頻率不夠高，本文的輸出中頻最高為350MHz，如果需要模擬更高頻，可以使用上混頻濾波實現。但隨GaAs(砷化鎵）材料在集成電路中的應用，使得DDS上限頻率不夠高的缺陷正在不斷地被克服。 |
