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很多剛接觸阻抗的人都會有這個疑問，為什么常見的板內單端走線都是默認要求按照50歐姆來管控而不是40歐姆或者60歐姆？這是一個看似簡單但又不好回答的問題。在寫這篇文章前我們也查找了很多資料，其中最有知名度的是Howard Johnson, PhD關于此問題的答復，原文可以詳見如下鏈接：http://www.edadoc.com/cn/jswz/show_815.html，相信很多人都有看過。 為什么說不好回答呢？信號完整性問題本身就是一個權衡取舍的問題，所以在業內最著名的一句話也就是：“It depends、、、、、”這就是沒有標準答案，仁者見仁智者見智的一個問題。今天高速先生也就這個問題綜合各種答復來簡單總結下，在此也是拋磚引玉，希望更多的人可以從各自的角度出發總結出更多相關的因素。 首先，50歐姆是有一定歷史淵源的，這得從標準線纜說起。我們都知道近代電子技術很大一部分是來源于軍隊，慢慢的軍用轉為民用，在微波應用的初期，二次世界大戰期間，阻抗的選擇完全依賴于使用的需要。隨著技術的進步，需要給出阻抗標準，以便在經濟性和方便性上取得平衡。在美國，最多使用的導管是由現有的標尺竿和水管連接成的，51.5歐姆十分常見，但看到和用到的適配器/轉換器又是50歐姆到51.5歐姆；為聯合陸軍和海軍解決這些問題，一個名為JAN的組織成立了，就是后來的DESC，由MIL特別發展的，綜合考慮后最終選擇了50歐姆，并且特別的導管被制造出來，并由此轉化為各種線纜的標準。此時歐洲標準是60歐姆，不久以后，在象Hewlett-Packard這樣在業界占統治地位的公司的影響下，歐洲人也被迫改變了，所以50歐姆最終成為業界的一個標準沿襲下來，也就變成約定俗成了，而和各種線纜連接的PCB，為了阻抗的匹配，最終也是按照50歐姆阻抗標準來要求了。 其次，從加工可實現的角度出發，50歐姆實現起來比較方便。從前面阻抗計算公式可知，過低的阻抗需要較寬的線寬以及薄介質（或較大的介電常數），這對于目前高密板來說空間上比較難滿足；過高的阻抗又需要較細的線寬及較厚的介質（或較小的介電常數），不利于EMI及串擾的抑制，同時對于多層板及從量產的角度來講加工的可靠性會比較差；而50歐姆在常用材料的環境下普通的線寬和介質厚度（4~6mil）即符合設計要求（如下圖一阻抗計算），又方便加工，慢慢的成為默認選擇也就不足為奇了。 
圖一 阻抗計算 第三，從損耗的角度出發，根據基本的物理學可以證明50歐姆阻抗趨膚效應損耗最�。ㄕ訦oward Johnson, PhD的回復）。通常電纜的趨膚效應損耗L（以分貝做單位）和總的趨膚效應電阻R（單位長度）除以特性阻抗Z0成正比。總的趨膚效應電阻R是屏蔽層和中間導體電阻之和。屏蔽層的趨膚效應電阻在高頻時，和它的直徑d2成反比。同軸電纜內部導體的趨膚效應電阻在高頻時，和他的直徑d1成反比。總共的串聯電阻R，因此和(1/d2+1/d1)成正比。綜合這些因素，給定d2和相應的隔離材料的介電常數Er，可以用以下公式來使得趨膚效應損耗最小。
在任何關于電磁場和微波的基礎書中，都可以找到Z0是d2，d1和Er的函數。
把公式2代入公式1中，分子分母同時乘以d2,整理得到
從公式3分離出常數項(
最后，從電氣性能的角度看，50歐姆的優勢也是綜合考慮之后的折中。單純從PCB走線的性能來說，阻抗低比較好，對一個給定線寬的傳輸線，和平面距離越近，相應的EMI會減小，串擾也會因此減小，同時也不易受容性負載影響。但從全路徑的角度看，還需要考慮最關鍵的一個因素，那就是芯片的驅動能力，早期大多數芯片驅動不了阻抗小于50歐姆的傳輸線，而更高阻抗的傳輸線由于實現起來不便，所以折中采用了50歐姆阻抗。 綜上所述：50歐姆作為業界的默認值有其先天的優勢，同時也是綜合考慮后的折中方案，但并不是說就一定要用50歐姆阻抗了，很多時候還是取決于與之匹配的接口，如75歐姆仍然是遠程通訊的標準，一些線纜和天線都是使用的75歐姆，此時就需要與之匹配的PCB線路阻抗。另外還有一些特殊的芯片通過改善芯片驅動能力，來降低傳輸線的阻抗，以此得到更好的抑制EMI和串擾的效果，如Intel的多數芯片要求阻抗控制在37歐姆、42歐姆甚至更低，在此不再贅述。 小編這篇文章對解答您的疑問有幫助嗎？群毆阻抗，阻抗群毆，一博高速先生下一篇文章將帶給您更多的精彩！ 更多高速先生文章，請訪問：http://www.edadoc.com/cn/jswz/show_817.html |
