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現代集成電路采用精密復雜的電路來確保其開啟后進入已知狀態，保留存儲器內容，快速引導，并且在其關斷時節省功耗。本文分兩部分，提供有關使用上電復位和關斷功能的一些建議。 上電復位 許多IC 都包含上電復位(POR)電路，其作用是保證在施加電源后，模擬和數字模塊初始化至已知狀態。基本POR功能會產生一個內部復位脈沖以避免"競爭"現象，并使器件保持靜態，直至電源電壓達到一個能保證正常工作的閾值。注意，此閾值電壓不同于數據手冊中給出的最小電源電壓。一旦電源電壓達到閾值電壓，POR電路就會釋放內部復位信號，狀態機開始初始化器件。在初始化完成之前，器件應當忽略外部信號，包括傳輸的數據。唯一例外是復位引腳（如有），它會利用POR信號內部選通。POR電路可以表示為窗口比較器，如圖1 所示。比較器電平VT2在電路設計期間定義，取決于器件的工作電壓和制程尺寸。 圖1.簡化的POR電路 POR策略 比較器窗口通常由數字電源電平定義。數字模塊控制模擬模塊，數字模塊全面工作所需的電壓與模擬模塊工作所需的最小電壓相似，如圖2所示。 圖2.POR閾值電壓 較高的VT2閾值對模擬模塊會更好，但若過于接近推薦最小電源電壓，當電壓略微降低時，可能會意外觸發復位。如果器件包括獨立的模擬電源和數字電源，則避免故障的一種策略是增加一個POR電路，使兩個模塊保持復位狀態，直至電源電壓高到足以確保電路正常工作。例如，在一種3V IC工藝中，VT1 ≈ 0.8 V，VT2 ≈ 1.6 V。 這些電壓會隨著制程以及其他設計偏移而變化，但它們是合理的近似值。閾值容差可以是20%或更大，某些舊式設計的容差高達40%。高容差與功耗相關。POR必須一直使能，因此精度與功耗之間始終存在的取舍關系很重要；較高的精度會提高電路在待機模式下的功耗，而對功能性并無實際意義。 掉電檢測器 POR 電路有時會集成一個掉電檢測器(BOD)，用于防止電路在電壓非常短暫地意外降低時發生復位，從而避免故障。實際上，掉電電路給POR模塊所定義的閾值電壓增加了遲滯，通常為300mV左右。BOD保證，當電源電壓降至VT2以下時，POR不會產生復位脈沖，除非電源電壓降至另一閾值VBOD以下，如圖3 所示。 圖3.掉電檢測器 掉電閾值電平足以保證數字電路保留信息，但不足以保證其正常工作。這樣，控制器可以在電源降至某一電平以下時中止活動而不會讓整個器件都重新初始化，如果電源電平只是非常短暫地降低的話。 器件正確上電 實際的POR電路比圖1 所示的簡化版本要復雜得多，例如用MOS晶體管代替電阻。因此，必須考慮寄生模型。另外，POR電路需要一個啟動模塊來產生啟動脈沖，這在某些情況下可能會失效。其他重要考慮在以下內容中說明。 必須使用單調性電源，因為若使用非單調性電源，當偏差接近任何閾值電平時，非單調性斜坡可能會引起問題。較高的閾值偏差會引起同樣的非單調性序列對某一個元件有效，而對其他元件無效，如圖4 所示。 圖4.非單調性電源斜坡 某些時候，即使斷開電源（禁用LDO），儲能電容也會保留一定的殘余電壓，如圖5 所示。此電壓應盡可能小，以便保證電源能降至VT1 以下，否則POR將無法正確復位，器件將無法正確初始化。 圖5.殘余電壓 某些數據手冊給出了應當應用于具有一個以上電源引腳的器件的推薦供電序列。遵守這個序列是很重要的。例如，想想一個具有兩個獨立電源的器件。推薦供電序列要求數字電源先于模擬電源供電（這是常規，因為數字模塊控制模擬模塊，所以必須首先為數字模塊供電），該模塊必須首先初始化。哪個電源首先開始上升不重要，但數字電源必須先于模擬電源跨過閾值，如圖6 所示。如果電源之間的延遲為100 μs左右，則影響應當很小，器件應能正確初始化。 圖6.推薦供電序列 由于內部三極管寄生效應，數百ms 的慢速電源斜坡可能會引起問題。POR 電路要在各種壓擺率下進行評估，以保證其在正常電源條件下能正確工作。數據手冊會說明是否需要快速電源斜坡（100 μs或更短）。 例如，對于用細電纜連接電源的電路板，不良的接地連接會具有高阻抗，它可能會在上電期間產生毛刺。另外，在某些電磁環境(EME)下，MOS晶體管的寄生柵極電容可能會充電，導致晶體管不能正常工作，除非讓該電容放電。這可能引起POR初始化失敗。 漂移和容差也需要考慮。某些情況下，電容等分立元件具有高容差（高達40%）和高漂移（隨溫度、電壓和時間的漂移）。此外，閾值電壓具有負溫度系數。例如，VT1 在室溫下為0.8V，在-40°C下為0.9 V，在+105°C 為0.7V。 上文討論了電路板上電時可能引發系統問題的一些常見問題，并說明了保證電路板正確初始化的基本原則。電源常常被忽視，但其最終電壓精度和過渡行為均很重要。 斷電還是關斷？ "當然是關斷！"對這個問題感到吃驚的人會大聲說道。其他人可能會尋思二者有何差異。關斷模式常常會保留存儲器內容，啟動時間更短，漏電流超低，而如果切斷電源，這一切都不復存在。但是，假如不需要這些特性呢？設計人員會讓電源保持穩定并使用關斷模式而浪費電源嗎？為何不能簡單地通過切斷電源來降低漏電流？關斷模式是否存在一些基本的深層次的要求？感到迷惑不解？請看下文。 誘惑與風險 現代系統包含豐富的特性，這是通過多層次的復雜設計實現的，常常涉及到不止一個芯片。功耗是很多應用都關心的，諸如便攜式醫療設備，因此這些芯片常常包含一種或多種關斷模式。這些模式提供存儲器內容保留、外設使用和快速開啟等特性，而消耗的電源電流非常少。另一種方法是完全關斷電源。這會完全切斷芯片的電源，不允許任何電流進入電源引腳。雖然能夠降低功耗，但這種方法存在一些嚴重的副作用。 考慮一個包括多個芯片的復雜系統，這些芯片通過多路復用總線相連。如果該系統設計用于功耗受限的應用，簡單地切斷未在使用的芯片電源似乎有利可圖，尤其是在不需要關斷模式提供的其他特性的時候。切斷電源可降低漏電流，但沒有電源時，引腳對輸入信號可能起到低阻抗節點的作用，導致不可預測的操作和潛在的系統級威脅。雖然斷電選項可能很誘人，但關斷模式對復雜系統有著根本上的好處：它使各芯片處于已知的、希望的狀態，即使芯片在低功耗與高性能模式之間循環，也能維持安全可靠的操作。詳細情況可通過考察一個I/O節點來了解。 簡單示例 圖7中的引腳連接到一個復用節點，其操作由一個經驗證的系統架構設定。作為I/O引腳，它同時擁有輸入和輸出功能。 圖7. 簡化的I/O電路 不考慮功率開關所用器件的問題，斷開此芯片的電源（假設不需要任何芯片操作）將導致圖8所示的情況，芯片內核到處都是未知狀態。在最壞情況下，浮置柵極輸出器件（MOUT, p 和MOUT, n）可能會在休眠時暴露于意想不到的外部電壓下。對于本例所示的CMOS I/O，這可能產生一個經由NMOS漏極連接的對地低阻抗連接（紅色亮顯）。高電流將導致前一級的驅動能力透支，從而損害芯片中的MOS電路，甚至芯片本身。即使未損害系統，其性能也會降低。 圖8.斷電模式下的I/O電路。注意內部柵極處于未知狀態 關斷模式 關斷模式為芯片提供額外的一重保護，可防范上述意外工作狀況。實現方式會因不同的模式、產品系列和供應商而異，但重點是在芯片內核休眠時提供安全的I/O邊界，維持已知的、可信賴的低功耗狀態。好處是系統器件之間的I/O操作（例如通過系統級多路復用總線）不會威脅到休眠中的器件。一個實現方案是在低功耗模式下將I/O引腳置于高阻態，使連接到邊界引腳的內部節點處于已精確定義的狀態。圖9 顯示了一個簡化的實現方案。信號對內部電路無影響，從根本上保證其安全。其他實現方案（例如淺休眠模式）也可以讓I/O外設保持上電，同時確保在關斷模式期間芯片外設與內核之間的操作得到驗證。這使得芯片在保持低功耗的同時，能夠處理激活狀態下的使用情形。此外，該系統降低了功率開關的成本；如若不然，將需要使用一個很大的低電阻器件，其漏電流和導通狀態功耗均會相當大。 圖9.關斷模式下的I/O電路。注意所有內部節點都已精確定義。 關斷模式因芯片和供應商而異，因此，"淺休眠模式"之類名稱的含義并不總是相同。有些支持保留存儲器內容，有些則提供更多的中斷數或其他類似特性。與完全斷電相比，這些模式的一個突出優勢是可以縮短系統響應時間。有些電路提供單獨的I/O電源和內核電源。這種分離的一個優點是，電路板設計人員可以切斷內核電源以降低漏電流，而I/O 則保持上電。強烈建議一定要從產品數據手冊獲得準確的詳細信息，確保所需的特性和保護方法受到產品的支持。 尺寸不斷縮小的影響 作為器件尺寸縮小的自然后果，現代IC工藝技術提供更高密度的封裝，使得關斷模式的優化使用越來越重要。不過，這也降低了器件的壓力處理能力。例如，28nm 器件的柵極氧化物就比相應的180nm 器件要薄。這樣，斷電模式下柵極電壓所施加的壓力更有可能損壞較小的器件。此外，布局相關的參數也可能導致尺寸較小的器件發生災難性故障。 所有這些影響使得關斷模式對現代器件越來越有吸引力。現代芯片充盈著各種特性，包括成百上千萬的元件；如果保持開啟，每個器件都可能產生漏電流。優化特性使用并關斷芯片中不使用的部分，可以消除其中的大部分漏電流。然而用戶應該確保供應商明確支持這些模式，而不要試圖自行開發關斷功能。 更多情形 關于關斷的完整拼圖還缺幾片。如果同時切斷接地連接（這將形成另一條低阻抗路徑）會怎樣？這與直接驅動I/O引腳而不使能電源的ESD 情況相似，如果信號足夠強，可能會觸發ESD 保護結構，導致高電流流經其他相連的I/O引腳，產生假上電情況。更有可能的情況是信號稍弱一點，但仍然強到足以通過一條路徑（如I/O箝位）抵達電源。信號可能無法觸發電源箝位，但會在電源上引起意想不到的虛電壓，從而造成未知工作狀態，具體情形取決于芯片的拓撲結構。任一情況下，如果電路狀態持續如此，則芯片可能受損，除非前一級已經停止供應高電流。如果信號強度不足以觸發I/O箝位，它仍可能會對所遇到的第一個晶體管施壓，長時間操作后可能會損壞該晶體管。 如果斷開電源并拉低電源輸入呢？這種情況下，芯片無浮動電源，不可能觸發任何ESD 結構，但PMOS漏極電壓可能高于主體電壓，使漏極-主體二極管正偏。這樣，來自前一級的電流將經過PMOS 器件流至地，直至器件燒毀、前一級停止提供電流或設計人員注意到報警。 關斷模式使得系統級響應更快速、更安全，因而是不可缺少的特性，尤其是在考察復雜系統中的完整信號鏈時。如果器件之間的交互很有限，或者系統整體很簡單，足以確保不會出現復雜情況，則可以考慮完全切斷電源。 |
