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摘要：介紹了基于FPGA和高速串行復接/解復接技術，將3G/HD/SD-SDI信號通過光纖實現無損長距離傳輸的方法。與傳統的傳輸方案相比，此方案可以完成傳輸高清視頻的平滑升級，并向下兼容現有的視頻傳輸網絡，降低了網絡的改造升級成本。 引言 SDI(Serial Digital Interface)是一種“數字分量串行接口”，通過75Ω同軸線纜傳輸無壓縮的數字視頻信號。由于串行數字信號的數據率很高，在傳送前必須經過處理。用擾碼的不歸零倒置(NRZI)來代替早期的分組編碼，其標準為SMPTE 259M和EBU-Tech-3267，標準包括了含數字音頻在內的數字復合和數字分量信號，支持4種速率：143Mbit/s的NTSC制復合編碼信號;177.3Mbit/s的PAL制復合編碼信號;270Mbit/s的NTSC制和PAL制分量編碼信號;360Mbit/s 16：9長寬比的NTSC制和PAL制分量編碼信號，其中最常見的是270Mbit/s。在傳送前，對原始數據流進行擾頻并變換為NRZI碼，確保在接收端可靠地恢復原始數據。 在概念上可以將數字串行接口理解為一種基帶信號調制。SDI接口能通過270Mbit/s的串行數字分量信號，對于16：9格式的圖像，應能傳送360Mbit/s的信號。NRZI碼是極性敏感碼。用“1”和“0”表示電平的高和低，如果出現長時間的連續“1”或連續“0”，會影響接收端從數字信號中提取時鐘。因為串行數字信號接口不單獨傳送時鐘信號，接收端需從數字信號流中提取時鐘信號，所以要采用以“1”和“0”來表示有無電平變換的NRZI碼。在接收NRZI碼流時，只要檢出電平變換，就可恢復數據，再經過加擾，連“1”的機會減少，也就使高頻分量進一步減少，使解碼和提取時鐘信息更加容易。實現加擾/解擾的生成多項式為G1(x)=x9+x4+1，該步主要是將數字化的視頻信號變成NRZ擾碼信號。編碼/譯碼的生成多項式為G2(x)=x+1，該步主要是將上一步生成的NRZ擾碼變成對電平極性不敏感、只對電平極性變換敏感的NRZI碼。其擾碼的原理框圖如圖1所示。具體實現利用Verilog HDL編程。在接收端，由SDI解碼模塊從NRZI碼流恢復出原數據流。 按照移動圖像和電視工程師協會(SMPTE)制定的清晰度標準要求，SDI可分為：SD-SDI、HD-SDI和3G-SDI。其中： SD-SDI：SD-SDI(Standard Definition Seria Digital Interface) 視頻信號的通常速率為270Mbit/s。其信號格式從19.4Mbit/s到360Mbit/s，支持符合SMPTE 259M、SMPTE 297M、SMPTE 305M、SMPTE 310M標準，以及DVB-ASI(EN50083-9)等數字電視格式的信號。SD-SDI是無延時、無失真的標清視頻信號。 HD-SDI：HD-SDI(High Definition Seria Digital Interface)視頻信號的速率達到1.485Gbit/s，刷新率支持60Hz。其信號格式從19.4Mbit/s到1.485Gbit/s，支持符合SMPTE 292M、SMPTE 259M、SMPTE 297M、SMPTE 305M、SMPTE 310M標準，以及DVB-ASI(EN50083-9)等數字電視格式的信號。HD-SDI是無延時、無失真的高請視頻信號。 3G-SDI：3G-SDI中的3G是指SDI信號的數據傳輸率約為3Gbit/s。其信號格式從19.4Mbit/s到2.97Gbit/s，支持符合SMPTE 424M、SMPTE 292M、SMPTE 259M、SMPTE 297M、SMPTE 305M、SMPTE 310M標準，以及DVB-ASI(EN50083-9)等數字電視格式的信號。由于HDTV可以支持每秒30幀的逐行掃描1920×1080的分辨率格式，而3G能夠支持比HD視頻信號最高幀掃描頻率高一倍的頻率，即3G可以支持每秒60幀的HD信號，這在觀看動態視頻時的差別是很大的。 本文設計的3G/HD/SD-SDI信號的光纖傳輸方案，支持標清SD-SDI(270Mbit/s)、高清HD-SDI(1.485Gbit/s)及全高清3G-SDI(2.97Gbit/s)視頻格式，可傳送符合數字視頻廣播/異步串行接口(DVB-ASI)、標準清晰度(SMPTE 259M)、高清晰度(SMPTE 292M)以及全新的3G-SDI(SMPTE 424M)等標準的視頻數據，通過光纖實現3G/HD/SD-SDI信號的高可靠、高性能和長距離傳輸。采用單模光纖，無中繼傳輸距離可達100km以上。 1 系統設計 由于傳輸的3G/HD/SD-SDI 信號主要用于廣播電視行業，其專業級的指標要求，必須確保輸出信號有高穩定性與可靠性。在對信號進行均衡以及時鐘恢復，解擾及串并轉換，以及后端的輸出驅動的處理過程中，均選擇GENNUM公司的集成電路實現高清視頻信號接口的轉換，這樣做可以最大限度的保證各相關模塊的兼容性，并且具有信號恢復和抖動抑制功能，系統輸出接近完美的眼圖指標，有利于提高系統的穩定性，降低信號的抖動。 本系統的主控模塊是FPGA，綜合考慮成本、占用面積以及以后的升級，就需要FPGA的內部資源盡量豐富，因此選用Xilinx公司Spartan-3A系列FPGA，該系列FPGA集成了DSP功能，擁有極強的并行處理能力，滿足圖像和視頻處理所需的性能要求，包括壓縮(MPEG-2和MPEG-4)，色空間轉換，圖像增強、處理、縮放和識別等;采用SPI PROM模式完成配置，為便于調試，也預留了JTAG接口; 完成圖像采集、存儲和整個系統的邏輯控制。 系統分為發射端和接收端。在發射端，信號先經過均衡、串并轉換處理，輸入到FPGA完成一次復用后，進入高速復接芯片完成二次復用，最后經電光轉換模塊將其轉換為光信號，這樣就將3G/HD/SD-SDI信號轉變成光信號。在接收端，將接收到的的光信號經光電轉換模塊轉換為電信號，進入高速解復接模塊和FPGA中，完成信號解復用和緩存處理后，輸入到多速率SDI編碼模塊，輸出原3G/HD/SD-SDI信號。系統原理框圖如圖2所示。 1.1 發射端 將從同軸電纜輸入的3G/HD/SD-SDI信號通過SDI均衡模塊完成信號自動均衡，信號經過長距離的傳輸后在線纜中會產生損耗，經過均衡后，信號質量得到明顯的改善。在模塊輸入引腳處連接75Ω對地電阻進行阻抗匹配。均衡模塊對輸入信號處理后產生一對差分輸出信號，再在兩條差分線之間串接100Ω電阻平衡線間阻抗，將此差分信號輸入到多速率SDI接收模塊進行時鐘恢復和8B/10B解碼處理，經串/并轉換后產生符合SMPTE 424M/292M/259M標準的20/10bit的并行數據，將此數據送入到FPGA中。數據先緩存在FPGA內部FIFO中，在完成對數據的第一次復用后，復用為10bit的并行數據，輸出給高速復接模塊，將FPGA輸出的低速并行信號復接為高速串行信號，再通過電光轉換模塊(選用速率為3.125Gbit/s，支持熱插拔的SFP光器件)轉換為光信號傳輸到接收端。 1.2 接收端 首先將從光纜得到的光信號通過光電轉換模塊轉換成電信號，將此電信號送給高速解復接模塊，將高速串行信號進行串并轉換處理，將轉換后的并行數據輸入到FPGA，由FPGA先緩存在內部FIFO中， 再解復用出符合SMPTE 424M/292M/259M標準的20/10bit的并行數據，然后將此并行數據發送給多速率SDI編碼模塊，從并行數據中提取出時鐘，作為采樣時鐘，對并行數據進行同步處理，同時提取出圖像數據和圖像格式信息，完成3G/HD/SD-SDI信號的8B/10B編碼，最后輸出到接收設備，實現了3G/HD/SD-SDI信號的光纖傳輸。 1.3 硬件電路實現 本系統傳輸的信號速率從143Mbit/s到2.97Gbit/s，支持符合SMPTE 424M、SMPTE 292M、SMPTE 259M、SMPTE 297M、SMPTE 305M、SMPTE 310M標準以及DVB-ASI(EN50083-9)等數字電視格式的信號,滿足工業級和廣電產品相關標準要求。 系統硬件需要的主要器件包括多速率SDI接收芯片GS2970、多速率SDI發射芯片GS2972、多速率SDI均衡芯片GS2974B 、FPGA+DSP芯片XC3SD1800A、高速復接/解復接芯片TLK3101。芯片GS2974B將輸入的3G/HD/SD-SDI信號進行均衡處理。 芯片GS2970將輸入的SDI串行信號解碼，恢復出采樣時鐘，并將輸入的串行數據流轉換為并行數據。芯片內部集成帶壓控振蕩器的時鐘恢復電路(Reclocker)和時鐘恢復串行環路穿越電纜驅動器，可以自動調節輸出壓擺率，以適應數據的輸入速度。芯片的輸入抖動容限則高達0.7UI (單位信號時間)，因此即使信號的眼圖已關閉60%以上，這款芯片仍可接收信號以及將信號解串。芯片具有信號環出功能，本端環出的3G/HD/SD-SDI信號，可直接連至高清顯示大屏幕或SDI監控器，可供系統實時檢測SDI 信號輸入是否正常。其功能框圖如圖3所示。 芯片GS2972將接收到的并行數據轉換為無壓縮的3G/HD/SD-SDI信號。芯片內部集成電纜驅動器、帶壓控振蕩器的時鐘恢復模塊和高性能PLL鎖相環模塊，不再需要外置本地時鐘及抖動消除電路，有效節約了電路板的面積;芯片只需模擬3.3V、1.2V及數字1.2V供電，且功耗低，只有400mW(包括電纜驅動)，大大降低了系統成本。其功能框圖如圖4所示。 FPGA芯片XC3SD1800A 支持600Mbit/s到3.125Gbit/s的信號速率，從芯片GS2970解碼輸出的150MHz的20路并行數據, 經FPGA芯片一級復用轉換為10 路300MHz的并行數據，同時FPGA芯片對150MHz的時鐘頻率信號進行倍頻產生與原有時鐘信號同相的300MHz時鐘信號，以提供給行、場同步信號，進而使行、場同步信號與10 路并行數據信號同時復用。 FPGA芯片與編碼器或解碼器之間采用了LVDS技術，不再使用TTL電平連接。LVDS電平具有非常低的EMI輻射和功率損耗，并提供更高的收發速率;另外，并行數據總線也從20位減少到10位，使得PCB板圖設計變得更容易，也降低了對FPGA的等級要求。 芯片TLK3101將從FPGA芯片接收到的10位并行數據進行8B/10B編碼，復接為高速串行信號后輸出;同時將輸入的高速串行信號先進行8B/10B解碼和通道對齊，轉換成10位并行數據輸出給FPGA芯片。具有信號丟失(LOS)檢測功能。可接收的差分輸入門限低至200mV。僅需2.5V單電源供電，且功耗低，約450mW(Typical)。其功能框圖如圖5所示。 2 電路測試 使用Tektronix儀器 WFM 7120對系統傳輸的SD-SDI信號進行了實際測試，測試結果如圖6所示。 由測試結果可知，經過本系統傳輸的視頻信號畫面清晰，眼圖質量好，信號抖動僅有0.12UI，優于SMPTE 259M規定的0.2UI。 3 結束語 目前，各省市電視臺和廣播通信網絡系統也越來越迫切需要在現有的光纖鏈路中傳送高清視頻信號，本文設計的基于FPGA的3G/HD/SD-SDI信號的光纖傳輸系統，采用了SDI信號電復接、分接技術，實現了高質量視頻信號的傳輸且沒有任何圖像質量的損失，另外FPGA具有較大的設計靈活性，對數據的擦除、修改，只需更改代碼，無需改變電路結構，降低了系統成本，同時簡化了系統的復雜性，提高了系統工作的穩定性。 參考文獻： [1]李彥迪. 基于FPGA的HD-SDI編解碼技術的研究與開發[J]. 電子技術應用 2012 [2]Gennum. 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