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0 引言 AD9959是美國(guó)ADI公司最新推出的一款四通道高速直接數(shù)字頻率合成器。該芯片內(nèi)部集成了四個(gè)DDS核，因此可對(duì)四個(gè)內(nèi)部同步輸出通道獨(dú)立進(jìn)行編程。通過(guò)一個(gè)公用系統(tǒng)時(shí)鐘在芯片內(nèi)部同步其獨(dú)立的通道，AD9959可以對(duì)由于模擬處理(例如濾波、放大)或者PCB布線失配而產(chǎn)生的外部信號(hào)通道的不均衡進(jìn)行有效的校正，從而使系統(tǒng)工程師用相當(dāng)少的時(shí)間和精力去處理這個(gè)通常很復(fù)雜的系統(tǒng)設(shè)計(jì)問(wèn)題。 1 AD9959的主要特點(diǎn) AD9959可以實(shí)現(xiàn)最多16電平的頻率、相位和幅度調(diào)制，還可以工作在線性調(diào)頻、調(diào)相或調(diào)幅模式。AD9959的應(yīng)用范圍包括相控陣列雷達(dá)／盧納系統(tǒng)、儀表、同步時(shí)鐘和RF信號(hào)源。AD9959的內(nèi)部結(jié)構(gòu)如圖1所示，主要特性如下： 
◇有4路帶10位DAC的DDS通道，最高取樣頻率為500 MSPS； ◇大于65 dB的通道隔離度； ◇32位頻率分辨率； ◇14位相位失調(diào)分辨率； ◇10位輸出幅度可縮放的分辨率； ◇具有增強(qiáng)數(shù)據(jù)吞吐量的串行I／O口(SPI)； ◇可軟件／硬件控制以降低功耗； ◇雙電源(DDS核1.8 V，串行I／O3.3 V)； ◇內(nèi)置多器件同步功能； ◇內(nèi)置時(shí)鐘倍頻鎖相環(huán)(4～20倍倍頻)。 2 AD9959的引腳功能 AD9959采用56腳LFCSP封裝，各引腳的功能定義如下： SYNC_IN：輸入引腳，可同步多片AD9959。使用時(shí)應(yīng)與主AD9959的SYNC_OUT相連； SYNC_OUT：輸出引腳，可同步多片AD9959，使用時(shí)應(yīng)與從AD9959的SYNC_IN相連； MASTER_RESET：復(fù)位輸入引腳，高有效； PWR_DWN_CTL：外部電源掉電控制引腳； AGND：模擬地； DVDD：數(shù)字電源(1.8 V)； DGND：數(shù)字地； DAC_RSET：輸入引腳，可為DAC設(shè)置參考電流，使用時(shí)應(yīng)通過(guò)一個(gè)1.91 kΩ電阻接地； REF_CLK和REF_CLK：參考時(shí)鐘或振蕩輸入端(互補(bǔ)輸入)，如果使用單端輸入方式，則應(yīng)從REF_CLK引腳連接一個(gè)0.1μF的解耦電容到AVDD或AGND； CLK_MODE_SEL：振蕩器部分控制引腳，接高電平時(shí)，電壓不要超過(guò)1.8 V，接低電平時(shí)，振蕩器被旁路； LOOP_FILTER：輸入端，使用時(shí)應(yīng)串聯(lián)一個(gè)零電阻和680 pF電容至最近的AVDD腳(Pin28)； I／O_UPDATE：輸入引腳，通過(guò)該腳的上升沿可把串行口緩存的數(shù)據(jù)內(nèi)容送至激活的寄存器中，I／O_UPDATE信號(hào)應(yīng)與SYNC_CLK信號(hào)保持同步，并須滿(mǎn)足建立時(shí)間與保持時(shí)間的要求； CS：片選串口使能信號(hào)端，低有效； DVDD_I／O：3.3 V數(shù)字電源； SYNC_CLK：時(shí)鐘輸出，為內(nèi)部時(shí)鐘的1／4，用于同步I／O_UPDATE信號(hào)； SCLK：I／O串行操作時(shí)鐘輸入端，在該端的上升沿寫(xiě)入數(shù)據(jù)，下降沿讀出數(shù)據(jù)； SDIO_0：雙向引腳，用于串行操作的數(shù)據(jù)輸入和輸出； SDIO_1：3：雙向引腳，用于串行操作數(shù)據(jù)輸入輸出，也可用于控制DAC輸出幅度的斜率； P0～P3：輸入引腳，這四個(gè)引腳用于控制調(diào)制方式的選擇，掃描累加器的開(kāi)關(guān)或者輸出幅度的升降斜率。該四個(gè)引腳中的任何一個(gè)引腳信號(hào)的變化都等同于一個(gè)I／O_UPDATE信號(hào)的上升沿，該端須與SYNC_CLK信號(hào)保持同步，并須滿(mǎn)足建立時(shí)間與保持時(shí)間的要求； CH0_IOUT ～CH3_IOUT， CH0_IOUT ～CH3_IOUT：輸出引腳，四個(gè)通道的互補(bǔ)輸出端，使用時(shí)，需接上拉電阻至AVDD。 3 工作模式組合 AD9959所具有的的四通道可以使其同時(shí)實(shí)現(xiàn)多種工作模式的組合。但是，在某些模式下，則需要幾個(gè)數(shù)據(jù)引腳來(lái)實(shí)現(xiàn)特殊功能，這就限制了組合方式。根據(jù)AD9959芯片的資源，可同時(shí)實(shí)現(xiàn)的工作模式組合如下： (1) 四個(gè)通道可以實(shí)現(xiàn)單頻模式、2電平調(diào)制模式和線性掃描模式的任意組合，每個(gè)通道均可工作在這三種模式中的一種； (2) 可以同時(shí)有一個(gè)或兩個(gè)通道工作在4電平調(diào)制模式，余下的通道工作在單頻模式； (3) 可以有一個(gè)通道工作在8電平調(diào)制模式，余下的通道工作在單頻模式； (4) 可以有一個(gè)通道工作在16電平調(diào)制模式，余下的通道工作在單頻模式； (5) 單頻模式下，可以控制每個(gè)通道的輸出幅度斜率； (6) P2和P3引腳用于控制輸出幅度斜率時(shí)，任意兩個(gè)通道可同時(shí)工作在2電平調(diào)制模式，也可同時(shí)工作在線性調(diào)頻或調(diào)相模式； (7) P3引腳用于控制輸出幅度斜率時(shí)，可以有一個(gè)通道工作在8電平調(diào)制模式，余下的通道工作在單頻模式； (8) SDIO_1～SDIO_3引腳用于控制輸出幅度斜率時(shí)，四個(gè)通道可以實(shí)現(xiàn)各種2電平調(diào)制模式的組合，而未用于2電平調(diào)制模式的通道則可工作在單頻模式； (9) SDIO_1～SDIO_3引腳用于控制輸出幅度斜率時(shí)，可以同時(shí)有一個(gè)或兩個(gè)通道工作在4電平調(diào)制模式，其余通道工作在單頻模式； (10) SDIO_1～SDIO_3引腳用于控制輸出幅度斜率時(shí)，可以有一個(gè)通道工作在16電平調(diào)制模式，其余通道工作在單頻模式； (11) 幅度調(diào)制、線性幅度掃描和控制輸出幅度斜率功能不能同時(shí)實(shí)現(xiàn)，但頻率和相位調(diào)制則可與控制輸出幅度斜率功能同時(shí)實(shí)現(xiàn)。 4 串行操作 AD9959的四個(gè)通道可共享一組寄存器地址，這種地址共享機(jī)制其得可以同時(shí)向四個(gè)通道的配置寄存器寫(xiě)入相同的數(shù)據(jù)。當(dāng)需要對(duì)四個(gè)通道進(jìn)行不同設(shè)置時(shí)，可以通過(guò)設(shè)置通道使能位來(lái)各自獨(dú)立地寫(xiě)入每個(gè)通道設(shè)置的數(shù)據(jù)。 一個(gè)串口通信周期分為指令周期和數(shù)據(jù)讀寫(xiě)周期兩個(gè)階段。首先傳送指令階段的8位指令字，對(duì)應(yīng)于SCLK的8個(gè)上升沿，然后執(zhí)行由指令設(shè)定的1～4個(gè)字節(jié)的數(shù)據(jù)讀寫(xiě)，完成后再等待下一個(gè)指令周期的到來(lái)。 AD9959的串口操作與ADI公司之前推出的DDS芯片基本一致，但由于AD9959有四個(gè)串行數(shù)據(jù)引腳(SDIO_0：3)，因而其編程具有更大的靈活性，通過(guò)配置相應(yīng)的寄存器可以有四種編程方式進(jìn)行串行I／O操作。分別是單bit兩線模式，單bit三線模式。雙bit模式和四bit模式。 設(shè)置為單bit兩線模式時(shí)，SDIO_0為雙向數(shù)據(jù)引腳。設(shè)置為單bit三線模式時(shí)，SDIO_0為數(shù)據(jù)輸入引腳，SDIO_2為數(shù)據(jù)輸出引腳。在這兩種模式下，SDIO_3都作為串口同步恢復(fù)信號(hào)引腳，通過(guò)一個(gè)正脈沖使串口恢復(fù)為初始等待指令狀態(tài)。圖2給出了單bit兩線模式的串口寫(xiě)時(shí)序。 設(shè)置為雙bit模式時(shí)，SDIO_0和SDIO_1同時(shí)作為雙向數(shù)據(jù)引腳，每個(gè)SCLK周期傳輸兩位數(shù)據(jù)，這樣，傳送一個(gè)八位的數(shù)據(jù)信息只需要四個(gè)SCLK周期，SDIO_3仍作為串口同步恢復(fù)信號(hào)。圖3給出了雙bit模式的串口寫(xiě)時(shí)序。 設(shè)置為四bit模式時(shí)，SDIO_0：3可同時(shí)作為雙向數(shù)據(jù)引腳，每個(gè)SCLK周期傳輸四位數(shù)據(jù)，故傳送一個(gè)八位數(shù)據(jù)信息僅需要兩個(gè)SCLK周期。 5 在雷達(dá)中頻信號(hào)模擬器中的應(yīng)用 現(xiàn)代雷達(dá)信號(hào)模擬器的設(shè)計(jì)偏重于運(yùn)用數(shù)字化方式來(lái)實(shí)現(xiàn)。事實(shí)上，隨著實(shí)時(shí)數(shù)字信號(hào)處理技術(shù)的發(fā)展，PC+DSP+DDS的體系結(jié)構(gòu)已成為雷達(dá)信號(hào)模擬器實(shí)現(xiàn)的主要方式。而AD9959由于在一塊芯片上集成了四個(gè)DDS通道，因此，AD9959的使用可為多路雷達(dá)信號(hào)模擬器的設(shè)計(jì)提供了極大的方便。因?yàn)樗墒沟迷拘枰嗥瑔瓮ǖ繢DS芯片的系統(tǒng)，現(xiàn)在只需一片AD9959即可完成系統(tǒng)功能。 圖4所示是一種基于AD9959芯片的雷達(dá)中頻信號(hào)模擬系統(tǒng)的三通道設(shè)計(jì)結(jié)構(gòu)框圖。其信號(hào)模擬過(guò)程為：嵌入式PC首先對(duì)目標(biāo)及環(huán)境進(jìn)行建模和運(yùn)算，以生成雷達(dá)信號(hào)仿真數(shù)據(jù)庫(kù)，然后由DSP根據(jù)嵌人式PC傳來(lái)的目標(biāo)信息，計(jì)算出與DDS在不同時(shí)刻需要生成的對(duì)應(yīng)信號(hào)頻率、相位和幅度數(shù)據(jù)。并將數(shù)據(jù)傳人FPGA，再由FPGA對(duì)數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換，并在同步定時(shí)脈沖的觸發(fā)下，在特定時(shí)間將數(shù)據(jù)串行寫(xiě)入DDS，從而完成對(duì)DDS的設(shè)置。最后再由DDS同時(shí)產(chǎn)生三路中頻模擬信號(hào)。 6 結(jié)束語(yǔ) AD9959由于內(nèi)部集成有多個(gè)DDS通道，它無(wú)需多片單通道DDS芯片及其外部電路，因而有助于簡(jiǎn)化系統(tǒng)設(shè)計(jì)過(guò)程，減小PCB面積。實(shí)際試驗(yàn)結(jié)果證明：AD9959具有的高性能，可使之廣泛的應(yīng)用于雷達(dá)和通信系統(tǒng)之中。 |
