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引言 TIP41C是一種中壓低頻大功率線性開關晶體管。該器件設計的重點是它的極限參數。設計反壓較高的大功率晶體管時，首先是如何提高晶體管的反壓，降低集電區雜質濃度NC。但由于電阻率ρC的增大，集電區體電阻上的電壓降會增大，從而使飽和壓降增大到不允許的程度。而減小NC又會使空間電荷限制效應發生，從而造成大電流β的急劇下降。為解決上述矛盾，設計時一般采用外延結構。 事實上，TIP41C低頻大功率平面晶體管在設計上應采用深擴散、厚基區、大面積寬電極等結構，管芯的縱向尺寸應比較厚，橫向尺寸應比較寬�？刂乒苄久娣e在2×2 mm2左右時，可采用覆蓋式結構設計光刻版圖，這樣就能盡可能增加發射區周長，滿足電流要求，也能使電流分布更均勻。為此，本文給出了一種開發T1P41／2C低頻大功率平面晶體管的設計方法。 1 TIP41C芯片的參數要求 TIP41C晶體管極限參數要求如下： PC：集電極功率耗散(Tc=25℃)為65 W BVCEO：集電極-發射極電壓為100 V BVEBO：發射極-基極電壓為5 V IC:集電極電流為6A TlP41C的直流電參數如表1所列。 2 TIP41C的設計計算 對于以上設計要求，可通過理論計算來確定TIP41C晶體管各部分的雜質濃度及結構尺寸。 2.1 集電結的結深和外延層電阻率的確定 若選取集電結結深xjc等于8μm，那么，根據BVCEO≥100 V，且 2.2 基區寬度Wb和發射結結深xje的確定 低頻大功率晶體管的Wb、xje主要根據擊穿電壓和安全工作的需要來選定。圖1是集電結附近的雜質分布和勢壘情況，其中x1和x2分別是集電結在基區部分和集電區部分的勢壘寬度，它們的總勢壘寬度是δ=x1+x2。這樣，在NC為2×1014cm-3、NSB為1018 cm-3、V為280 V的條件下，查表可得δ=35μm，x1／δ=0.07，此時x1為2.45μm。 為了保證擊穿電壓的要求，應盡可能的提高二次擊穿耐壓量，晶體管的基區寬度應大于2.45μm，但又不能太大，否則基區輸運系數η會減小。從而使電流放大系數減小，因此應選擇基區寬度Wb=3μm。由于集電結結深xjc=Wb+xje=8μm，因此，一般來說，發射結xje應等于基區寬度的1.0～2.5倍。綜合以上考慮，可確定基區寬度Wb為3μm，發射結結深xje為5μm。 2.3 外延層厚度T的確定 外延層厚度T至少應等于集電區厚度WC、集電結結深xje、反擴散層三部分之和。為了能達到BVCBO指標，集電區高阻層厚度WC應大于為集電結雪崩擊穿時對應的空間電荷寬度XmB。 從改善雪崩注入二次擊穿的角度考慮，希望集電區厚度WC≥BVCBO／EM，其中EM為最大電場強度。 南于TIP41C晶體管的BVCBO要求為280 V，因此，對于電阻率ρc為25 Ω·cm的硅晶體管，集電區厚度WC≈20μm。假設使用摻As襯底材料，反擴散層厚為2μm，則外延層厚度T應等于30μm。所以，可取材料外延層厚度為30+2μm。 2.4 基區硼擴散濃度的確定 為改善晶體管的大電流特性，基區硼擴散濃度應高一些，但基區雜質濃度太高又會降低BVEBO，所以，應在保證BYEBO≥5 V的前提下盡量提高基區濃度�；鶇^雜質沉積可采用離子注人工藝，當基區再分布后，可認為基區受主雜質的再分布是高斯函數分布。若試用表面濃度NSB等于1018cm-3來分析，則： 式中：N(x，t)為硅片中任意一點x處的雜質濃度： 因此有： 這樣，有： 查高斯函數表得： 而在發射結xje為5μm處有： 再查高斯函數表得： 即有： 由此發射結處質濃度可查表得 考慮到邊緣擊穿，擊穿電壓有一定的下降，但也能滿足BVEBO≥5 V。而用NC=2×1014cm-3NSB=1018cm-3，xje=8μm便可查曲線得出基區的方塊電阻R□b為100 Ω／口。 2.5 發射區磷擴散濃度的確定 為了保證有足夠的放大系數，要求發射區的磷擴散表面濃度約為1021cm-3。這在xje=5μm，NSB=1018cm-3的條件下，可查曲線估算出發射區方塊電阻R□e為1 Ω／口，但在實際工作中，一般R□e以滿足放大系數hEE為前提。因此，為了保證TIP41C發射區擴散有足夠高的雜質濃度，發射區擴散采用三氯氧磷液態源工藝。 3 TIP41C晶體管的設計參數 TIP41C的縱向和橫向結構參數如表2所列。該芯片的工藝流程如下： N型外延片→一次氧化→一次光刻→干氧氧化→B離子注入→深基區擴散→二次光刻→磷預淀積→發射區擴散→特性光刻→特性hFE測試→P吸雜(PSG)→PLTO(低溫氧化)→H2處理→三次光刻→QC檢測(hFE、BVCBO、BVCEO)→蒸鋁→四次光刻→鋁合金→QC檢測VBESAT→五次光刻→PI膠鈍化→中測抽檢電參數→背面減薄(220μm)→蒸銀→中測測試電參數→入庫 圖2所示是TIP41C的縱向結構圖。 由于作者所在單位的生產車間設計比較簡單，車間環境凈化程度不高，因此，在一次氧化、基區擴散工藝中采用TCA工藝來對一次氧化、二次氧化過程中Na+的污染進行有效控制，發射區擴散采用P-吸雜工藝來控制三次氧化過程中Na+的產生，表面鈍化則采用PI膠工藝來保證外界環境不影響芯片表面，同時進一步吸收、穩定氧化層正電中心的移動，從而使芯片ICEO漏電大大減少，目前，TIP41C的電參數達到國際先進水平。 4 結束語 大量生產數據表明，我司設計的TIP41C晶體管芯片生產成本低，芯片尺寸1.78×1.78 mm2(為目前市場最小)，生產原材料完全采用國產材料，目前，該芯片的關鍵電參數(大電流特性和飽和壓降)已達到國際先進水平，因而具有極強的市場競爭力。 |
