CPRI協議分析儀的硬件開發與實現

發布時間：2010-7-20 14:18 發布者：conniede

前言

隨著通信技術的發展，標準化的基帶-射頻接口越來越受到各廠家的關注，在近幾年內相繼出現了CPRI、OBSAI、TDRI接口標準。CPRI作為通用開放接口標準，由于其實現上的經濟簡便性受到了多方廠家的支持，設備供應商相繼推出了基于CRPI協議標準的拉遠產品，另一方面基于CRPI協議的交換機和路由器也在逐漸的成熟和推廣。開放的通用接口為3G基站產品節約成本、提高通用性和靈活性提供了方便。

CPRI協議由愛立信、華為、NEC、北電和西門子五個廠家聯合發起制定，用于無線通訊基站中基帶到射頻之間的通用接口協議，對其它組織和廠家開放。CPRI大部分內容主要針對WCDMA標準，為其可實現良好服務。經分析，CPRI協議同樣適用于TD-SCDMA第三代移動通訊標準。CPRI協議橫向分為物理層和數據鏈路層；縱向分為用戶平面、控制管理平面和同步平面，具有圖1所示的結構。

硬件構架與實現

CPRI協議分析儀主要實現射頻單元、基帶單元的功能模擬。一方面采集數據進行協議分析，另一方面則產生模擬數據進行協議發送。基于圖1的協議結構，分析儀由控制器、CPRI協議處理器、時鐘處理以及對外接口四個主要功能單元構成，支持614.4Mbps、1.2288Gbps和

2.4576Gbps三種數據速率，原理框圖如圖2示。

協議分析儀上高速信號較多，單組總線寬達64位，時鐘速率66.6MHz，差分線對速率2.5Gbps。對于寬數據總線和快時鐘速率，信號集成設計至關重要，一方面要保證每一個關鍵信號的信號完整性，同時在時序上需要滿足接收芯片對于信號采樣點的需求，以保證穩定無誤的采樣。本設計中采用了Cadence提供的SigXplorer仿真設計工具，以IBIS作為仿真模型，對關鍵信號進行了預仿真和布線后仿真，同時對關鍵鏈路進行了嚴格的時序裕度計算。文章限于篇幅，以部分關鍵鏈路和關鍵信號的設計為例來展開，其他內容在此不再贅述。

差分信號的端接和匹配

CPRI分析儀板卡上存在LVDS、CML和LVPECL等多種差分電平，不同電平之間的互連需要精心地設計他們之間的匹配和端接，以實現穩定可靠的工作。LVPECL到LVDS之間采用DC耦合，圖3和圖4顯示了61.44MHz時鐘在這種設計下的參數和仿真結果。

時序計算分析

所有的同步時序單沿采樣分析建立在如下兩個時序閉環公式的基礎上：
公式:

公式中各參數的含義及其來源可參考下表:

Tswitch 和T flight 參數是唯一通過仿真來得到的參數，其準確性依賴于對IBIS模型的正確使用，Cadence仿真工具SigXplorer可以直接生成仿真結果參數報表，比較方便。需要注意的是，驅動管腳的BufferDelay參數需要處理好，否則可能引起這一參數在時序裕度計算過程中重復參與，表1至表6是主控器與外設之間的時序裕度計算過程和結果。

仿真計算結果顯示，SDRAM采樣保持時間不足，在實際操作中，將MCP的時鐘相位相對 SDRAM時鐘的相位滯后0.6ns解決問題。

實際信號測試

控制信號的實測眼圖及其與采樣時鐘的相位關系見圖5、圖6。

根據實測數據推算，地址信號和數據信號在SDRAM處的采樣時間裕度分別為2.8ns和1.2ns，與仿真計算結果一致。

結論

通過嚴格的信號仿真和時序裕度計算，實時的調整設計和對板卡的布局布線優化后，板卡性能表現良好，同時也減少了PCB的改版設計次數，節約了研發成本。在GHz級的設計中，PCB的設計非常重要，傳輸線的特性阻抗控制，過孔的特性阻抗控制，端接匹配的設計對信號的影響不容忽略。對于過孔，由于成本和性能上需要均衡，多層板卡的無用焊盤引入的電容負載增大，在后續的EDA制圖工具中，支持中間層多余焊盤刪除的功能是必需的。隨著板卡集成度的提高，仿真計算等工作越來越顯得必要，憑經驗設計的年代逐漸久遠，可預知的、可控制性設計需要滲透到每一個細節。

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