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摘要：在振動信號采集和處理系統設計中，信號的處理時間與可靠性決定著系統應用的可行性。本文設計了一種基于FPGA的振動信號采集處理系統，該系統通過振動信號采集電路、抗混疊濾波電路、AD采樣電路將電荷信號轉化為數字信號送入FPGA，在FPGA處理設計中利用數據流控制方法并行實現了信號的采樣和處理，并在數據存儲和訪問過程中采用時鐘時標方法判斷信號采樣過程中的數據丟失情況，有效提高了振動信號處理的實時性及可靠性。本設計在真實環境中進行了驗證，系統運行穩定可靠，滿足各項技術應用要求。 振動現象是機械設備運行的伴隨過程，結構部件處于工作狀態就有振動信號產生，常見故障通過振動和由振動輻射出來的噪聲反映。在飛行器的健康監控和診斷過程中，作為提取故障信息的主要手段，振動信號的采集和處理具有特殊重要的意義。 飛行器振動過程的捕捉由于采樣點數密集，傳感器數量多，傳感器之間同步要求高，對于振動采集系統采樣速率、采樣精度和數據處理能力提出了更高的要求，單純依靠CPU完成數據采樣和處理越來越力不從心。 以FPGA為代表的可編程邏輯器件以其工作穩定、速度快、靈活的可編程能力等特點，獲得了越來越廣泛應用。本文提出了一種基于FPGA的振動信號采集處理系統;該系統具有實時性高，糾錯能力強等特點，采用數據流控制的方法實現了信息的并行處理，可以更加有效的實現多通道振動信號采集;同時為了提高數據的可靠性采用時間標定的方法進行數據的存儲和校驗。本文第一節介紹了該系統的整體設計方案，第二節、第三節介紹了電荷放大器及和混疊濾波電路的實現方法，第四節著重介紹了FPGA的實現方法，最后介紹了方案的實際應用情況。 1 整體方案 振動信號采集處理系統用于采集軸承的圓周運動所導致的振動過程，振動傳感器安裝在機械部件上，可以同時采集機械部件各方向的振動量值，為達到振動信號校驗和標定的目的，結構部件上安裝有光柵傳感器，結構部件每轉動一周產生一個脈沖信號，該信號與振動信號同時送入振動采集系統用于后續處理。 本文所采用的振動傳感器為成熟的商用傳感器，該傳感器輸出信號為電荷信號，其量值與結構部件的振動加速度成正比。振動傳感器發出的信號經過電荷放大器電路將該信號轉變為電壓信號，該電壓信號經抗混疊濾波處理、AD采樣后轉化為二進制數據，送入FPGA進行后續處理;光柵傳感器產生的脈沖信號，經光電隔離處理后送入FPGA作為時標用于后續處理;DSP從FIFO中讀取采樣數據，進行分析和處理并根據處理的結果進行顯示和告警。方案中AD轉換電路采用16位的高精度高速AD轉換芯片實現，時標采樣電路采用光電隔離器件實現。振動信號采集處理系統原理圖如圖1所示。 2 電荷放大器電路設計 電荷放大器電路原理圖如圖2所示，放大器采用美國TI公司的TL082芯片。該芯片是采用二次離子注入Bi—FET兼容工藝制作的單片集成高輸入阻抗運算放大器。電路中C1為積分電容用于實現電荷信號及電壓信號的轉化，C1電容的精度對整個電路精度有較大影響，應選用高精度的瓷介電容，電阻R1為反饋電阻主要功能是避免電容C1出現飽和現象，電阻R1阻值需大于等于500 kΩ。為了保護運放TL082，在其反相端串接電阻R2，為避免R2與運放TL082的輸入電容構成另一個極點而使運放產生自激振蕩。在R2兩端并聯電容C3實現相位補償。電容C2和R2、C3并聯電路相串聯，作用是隔離掉壓電傳感器的零漂。電容C4、C5、C6、C7用于濾除電源上的干擾信號。 3 抗混疊濾波電路設計 混疊現象由信號中高于采樣速率一半的成分引起的，該現象會導致A/D轉換后的數據波形失真，產生錯誤。解決辦法是將信號中高于采樣速率一半的頻率成分濾除。這要求在采樣率變化的情況下，濾波器的低通截止頻率也要相應調整。濾波器MAX291配合A/D轉換器的低通濾波電路可以實現程控抗混疊濾波。該器件是一款巴特沃思低通濾波器。截止頻率范圍從0.1 Hz到50 kHz。截止頻率與輸入時鐘頻率之比為50：1。系統可以通過FPGA分頻產生5 Hz到25 MHz的方波信號，控制抗混疊濾波電路實現不同截止頻率的低通濾波功能。 4 FPGA設計 文中FPGA芯片選用XILINX公司的virtex-5系列XC5VFX70芯片，該芯片具有11，200個可配置邏輯塊和18KB大小的RAM塊296個，能夠滿足較復雜的邏輯控制和較大的數據存儲要求。FPGA控制邏輯包括數據流控制邏輯、FIFO控制邏輯、調度模塊、數據存儲、數據訪問等幾部分。調度模塊是FPGA的核心控制模塊向其他模塊發出控制指令，數據流控制邏輯完成了數據由串行數據向并行數據的轉化，FIFO控制邏輯完成了FIFO的寫入寫出控制，數據的存儲和訪問控制邏輯主要用于數據的校驗，FPGA邏輯組成框圖如圖3所示。 4.1 調度模塊 調度模塊是控制邏輯的核心負責協調其他模塊的工作，調度模塊由輸入時鐘驅動，內部設置定時器周期運行為調度模塊的調度提供時間基準，定時器在每一個驅動時鐘的上升沿加1，達到最大值時自動清零重新開始運行，當定時器達到某一特定的值時，調度邏輯進行邏輯判斷是否需要發出控制指令，如果邏輯判斷為真則發出調度指令發送給其他模塊驅動其工作。 調度模塊有2種工作狀態忙狀態和空閑狀態，調度模塊發出啟動AD裝換指令后處于忙狀態，此時調度模塊只控制數據流開關進行數據讀取和寫入的操作，時標數據不會被寫入FIFO，此時如果系統收到時標脈沖信號，調度模塊指示定時器鎖定當時的定時器值，不進行其他操作。當調度模塊完成數據輸入后進入空閑狀態，此時如果系統收到時標脈沖信號或者在前一個忙狀態系統收到時標脈沖信號，則調度模塊向數據流開關發出指令，數據流開關打開完成定時器時鐘的記錄。 4.2 數據流開關 采樣數據處理的實時性是FPGA設計中首先要考慮的問題，振動信號采集過程中常會由于輸入數據量過大，導致后續處理電路處于飽和狀態以致數據丟失。為解決上述問題，FPGA通過開關切換的方式將數據分別送入不同的線程進行處理。振動傳感器輸出數據格式如下：(A1B1C 1D1E1F1)，(A2B2C2D2E2F2)，……(AN BN CN DN EN FN)，A、B、C、D、E、F分別代表不同方向的振動量值。采用單通道的數據處理方式時，程序首先需完成數據的區分工作，然后完成6次數據處理過程，當一次需要處理數據量較大的情況下，系統會產生較大的延遲并導致后續數據的丟失。為降低數據處理電路的負擔，采用數據流開關將振動傳感器輸出數據分別存儲在不同的通道中通過數據流控制開關后數據格式如下： 通道1：A1、A2……AN; 通道2：B1、B2……BN; 通道3：C1、C2……CN; 通道4：D1、D2……DN; 通道5：E1、E2……EN; 通道6：F1、F2……FN。 僅需處理N個數據就能滿足系統要求，系統對于處理能力的要求相應降低。數據流控制仿真結果如圖3所示。圖中AD采樣數據為連續的單通道輸入數據，經過AD控制命令和通道開關的控制后被分別發送到6個數據處理通道進行后續處理。 4.3 FIFO的控制 振動數據存儲在由XILINX提供的FIFO軟核中。FIFO核的存儲深度、數據寬度、標志位設置、存儲類型和讀寫端口速率可以在FIFO生成時進行設置，FIFO模塊生成時占用FPGA內部的BLOCK RAM，即使存儲容量很小的FIFO也會占用整塊BLOCK RAM。FIFO端口包括輸入輸出端口、讀寫使能、讀寫時鐘及空滿標志幾部分。其中，輸入輸出端口與數據總線連接用于數據傳輸;讀寫使能由控制邏輯驅動完成一次讀寫操作;讀寫時鐘信號完成讀域或者寫域所有信號的同步;滿標志表明由于該FIFO處于滿狀態，寫操作將被忽略，空標志表明FIFO處于空狀態，讀操作將不能獲得正確的數據。 FIFO控制邏輯進行數據寫入操作時首先判斷FIFO是否處于滿狀態，如果FIFO處于滿狀態，先從FIFO中讀出一條數據，然后將新數據寫入FIFO中。如果FIFO不處于滿狀態則直接進行寫操作。FIFO讀操作的時機由DSP控制，DSP內的程序首先讀取空狀態寄存器判斷FIFO中是否存有數據，如果寄存器顯示FIFO為空則取消讀操作，否則就從FIFO中讀出需要的數據。IP核對使能信號的訪問時序有著嚴格地要求，使能信號必須于讀寫時鐘完全同步，而且控制邏輯將使能信號的長度控制在一個讀寫時鐘周期內。 4.4 數據的存儲 振動采樣數據的數據量非常龐大，一旦出現錯位將無法完整復現信號的原始狀態，因此在對數據進行存儲的同時，對數據進行時間標記也是十分重要的。時間標記在一個完整的記錄周期結束時進行，調度模塊控制時標開關在所有的FIFO中存入時標信息，FIFO中存儲在時標以前的數據均為本周期的數據，存儲在時標信息以后的數據均為下一周期的數據，時標及數據記錄格式如表1所示。表中D15，D14位是保留位用于功能擴展，D13，D12是表明存儲數據是時標信號(01、02)，或者采樣數據(00)。 4.5 數據的訪問 DSP進行數據還原時，訪問程序依據采集順序先從本周期起始通道開始依次讀出采樣數據，當訪問程序讀取到第一個時標數據后本周期數據讀取完畢，訪問程序繼續讀取后續通道的時標信息，直至獲得所有通道的時標數據后表明本次數據訪問過程結束，如果訪問程序連續獲得了所有通道的時標信息表明采樣數據為完整有效的數據，否則說明在采樣過程中存在數據丟失的現象，數據不可信不能進行后續處理，如果出現數據丟失現象則訪問程序將所有通道時標數據讀出后本次訪問結束。 5 結束語 文中設計了一種基于FPGA的振動信號采集處理系統，通過數據流管理等手段實現振動信號的實時采集處理，本設計在真實環境中進行了驗證，系統運行穩定可靠，各項性能指標滿足技術要求。 |
