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游戲機、數字電視(DTV)和個人電腦等流行的消費類電子產品的功能越來越多，性能也越來越高。這些產品數據處理能力的增強使它們的DRAM存儲器接口功能與產品本身的功能緊密聯系在一起，以支持更多功能和更高性能。數據速率達數Gbps的存儲器接口架構可以幫助這些產品實現所需的功能和性能，但是存儲器接口設計必須克服艱巨的挑戰才能達到想要的產品性能和質量。 更新一代的DDR3DRAM和XDR DRAM物理層接口(PHY)具有一些特殊的性能，完全可以克服數Gbps存儲器接口架構帶來的挑戰。但是，DDR3 SDRAM和XDR DRAM各自不同的特性使得它們適合不同的應用場合。例如，在DTV應用中，XDR DRAM比DDR3 SDRAM更具有成本和某些設計優勢，但DDR3 SDRAM非常適合要求存儲容量高、單位比特成本最低的設計。就像前代產品DDR2 SDRAM那樣，DDR3 SDRAM也是大批量普及型存儲器，能以盡可能最低的單位比特成本提供系統設計工程師要求的最大容量。 當然，如果以最低單位比特成本提供大容量并不是主要的設計指標，那么XDR DRAM可能是個更好的選擇，特別是對DTV和HDTV等消費電子產品而言。這些特殊設計要求高帶寬和小的存取粒度(access granularity)，但不需要很大的容量。例如，典型的DTV設備要求帶寬為6.4GBps，這個要求可以通過2個512Mx8b XDR DRAM器件(提供128MB容量和合適的16B存取粒度)或4個1Gx8b DDR3 SDRAM器件(提供512MB容量和32 B存取粒度)來實現。在這種系統中，XDR解決方案可以比DDR3更好地匹配系統的帶寬、容量和存取粒度需求。XDR DRAM實際上在總體系統成本方面也更便宜，包括元件數量、電路板復雜度和設計時間等。 苛刻的物理效應 在開發數Gbps接口架構時，設計必須能夠克服一些物理效應。這些物理效應會影響信號時序并減小電壓余量，從而限制系統的性能。經驗豐富的系統設計工程師對這些物理效應非常熟悉。在很多的新一代產品設計中，他們不斷面臨這些物理效應的挑戰，最終都很好地解決了這些挑戰。但對于數Gbps接口設計來說，這些問題愈加嚴重，并提出了更高的挑戰性，因此它們迫切需要更新的解決方案。 舉例來說，數Gbps信號由于傳輸線的不連續會造成信號質量惡化。在典型的存儲器通道中，這些不連續性表現在多個方面，從存儲控制器芯片的連接到封裝、從封裝連接到電路板，以及電路板級傳輸線上信號的不完整性。 存儲器通道傳輸線中的眾多阻抗不連續的地方會產生反射，高速I/O設計工程師將這些反射判斷為某種形式的信號干擾，或稱為碼間干擾(ISI)。這時的通道似乎還有剩余的存儲空間，因此前一個發送比特中的信息在發送結束時會反向影響下一個發送比特中的信息。將存儲器通道當作傳輸線還面臨其它挑戰，比如50Ω終端電阻可以很好地匹配傳輸線阻抗，從而消除反射和由此導致的ISI，但是即使是最新的片上端接方法也不可能實現完美的阻抗匹配，因為傳輸線存在很多的不連續性。由于片上接收器存在寄生輸入電容，所以不可能實現理想的片上阻抗匹配。在更高頻率上，50Ω電阻將呈現非理想特性，這將進一步導致反射和ISI。 阻抗不連續性和ISI效應在低于兆比特每秒的傳輸速率時并不是主要問題，但在數Gbps速率下，625ps數據眼圖很常見。如果終端阻抗不匹配，或者通道中存在太多不連續性，或者寄生輸入電容太高，設計工程師希望發送的625ps數據眼圖在到達接收器時將變成300ps數據眼圖。 此外，電路板的電氣連線還具有其它寄生電容，這會帶來明顯的信號衰減。例如，信號在發送端可能有500mV信號幅度，但用于傳送該信號的電子系統就像一個低通濾波器。當信號傳輸速度提高時，到達接收器的總能量將比發送時的能量降低很多，這樣最初的500mV可能變成200mV。 在高性能SERDES應用中，常用來解決高頻衰減問題的通道均衡技術可能不適合DRAM系統，因為這種系統的I/O電路必須針對延時、功率和成本進行優化。 串擾是引起信號劣化的另一個主要原因，它與兩個相鄰信號走線間的容性、感性或電導性耦合有關。事實上，串擾是單端信號系統(如DDR3或更高速的GDDR3)中限制速度的主要原因。由于XDR DRAM使用差分信號(與高性能SERDES系統非常相似)，因此與DDR3 DRAM相比，它們對串擾的免疫能力強幾個數量級。 因此，單端信號系統必須采取板級信號隔離技術來解決串擾問題。隨著數據速率的提高，設計工程師必須增加電氣通道的間距才能避免串擾效應。換句話說，設計工程師必須在發送器和接收器之間以及控制器和DRAM之間開發一個更昂貴的傳輸線系統，才能滿足數Gbps數據速率的單端信號系統的要求。 差分信令在存儲器-控制器封裝成本方面也具有成本優勢。例如，帶200個存儲器I/O的存儲-控制器ASIC封裝采用金線綁定封裝技術比倒裝技術更便宜。這種成本優勢在DTV等成本敏感消費設備中具有重要意義。但是，由于串擾和電源噪聲問題，數Gbps的單端信號系統很難在綁定封裝中以數 Gbps的接口速率全速工作，通常它需要一個更昂貴的倒裝封裝存儲控制器。此外，非常寬的單端信號總線容易產生電磁干擾(EMI)，因此采用單端信號的消費類電子設備要想達到相同的EMI屏蔽等級，要比差分信號設備付出更高代價。 除了考慮傳輸線不連續性引起的物理效應以及差分信號的優勢外，存儲器系統設計還要考慮其它數Gbps接口設計問題，包括走線長度匹配、偏移管理和高速時鐘分配。 走線長度匹配、偏移和高速時鐘分配 走線長度匹配在低速接口設計中可以輕易忽略掉，但對數Gbps接口來說，走線長度不能忽略。一個信號在典型主板上傳輸一英寸距離需要大約 100ps。例如信號沿著典型的存儲器通道傳輸的時間可能需要500ps。在數Gbps系統中，500ps與整個數據眼圖的寬度一樣大。 當電氣互連的信號傳輸時間與數據眼圖寬度相當，且只有一個芯片到芯片信號時，不會出現其它新問題。但如果是總線信號，比如16、32或64條走線，并且所有信號都工作在數Gbps數據速率時，則是另外一回事。 就高速時鐘分配而言，存儲器系統與采用先進的時鐘/數據恢復(CDR)技術的SERDES或電信設計存在本質區別。在存儲器系統中，傳輸通常可以被認為是“源同步”的。比如，存儲控制器都有一個到DRAM的數據接口和到DRAM的時鐘參考接口(通常是命令總線的一部分)，因此DRAM的時鐘信號與存儲控制器用來同步其數據傳輸的時鐘有直接關系。 對于源同步傳輸方式，主要的時鐘問題是相位而不是頻率。不像SERDES或數據通信應用中通道兩側的時鐘參考源都有頻率偏移，存儲器系統中的發送器和接收器共享唯一的頻率參考源，僅有相位不同。這樣的系統一般被稱為meso-synchrONous或者mesochronous。雖然它們共享一個頻率參考，但發送器和接收器電路必須以某種方式補償隨機相位偏移。 在XDR DRAM系統中，存儲控制器中的FlexPhase電路可以解決走線長度匹配和均步時鐘問題。當數據發送到DRAM時(寫操作)，該電路可以智能地預測偏移數據;在從DRAM接收數據時(讀操作)，該電路可以對數據進行去偏移。此外，還采用先進的校準技術來自動優化去偏移和預偏移值。 在DDR3存儲器系統中，數據接口使用選通組(DDR特有的信號組)處理走線長度匹配和時鐘問題。數據選通或DQS被定義為時序參考信號，伴隨數據從DRAM發送到控制器(讀操作)或從控制器發送到DRAM(寫操作)。 |
