明德揚點撥FPGA高手進階 第五章 verilog快速掌握 5.3模塊概念

mdykj33

5.3.1 模塊概念
模塊（module）是verilog最基本的概念，是v設計中的基本單元，每個v設計的系統中都由若干module組成。
1、模塊在語言形式上是以關鍵詞module開始，以關鍵詞endmodule結束的一段程序。
2、模塊的實際意義是代表硬件電路上的邏輯實體。
3、每個模塊都實現特定的功能。
4、模塊之間是并行運行的。
5、模塊是分層的，高層模塊通過例化、連接低層模塊的實例來實現復雜的功能。
7、各模塊連接完成整個系統需要一個頂層模塊（top-module）。
5.3.2 模塊結構
module <模塊名>（<端口列表>）；
<參數聲明>
<端口聲明>
<定義>
<模塊條目>
endmodule
其中：
1.        <模塊名>
模塊名是模塊唯一的標識符。
2.        <端口列表>
端口列表是輸入、輸出和雙向端口的列表，這些端口用來與其他模塊進行連接。這里只需要列出信號名，不需要指出端口方向和位寬。


上面代碼，指出了模塊名是mul_module，同時該模塊的接口有clk，rst_n，mul_a，mul_b和mul_result。
3.        <參數聲明>
用parameter定義參數，例如位寬、長度、狀態機命名等參數。

4.        <端口聲明>
端口聲明指出端口方向和位寬。端口方向可以是輸入、輸出和雙向。

       上面代碼指出，clk，rst_n是輸入信號并且是1位位寬；mul_a是輸入信號并且是4位位寬；mul_b是輸入信號并且是3位位寬；mul_result是輸出信號并且是7位位寬。
5.        <定義>
定義是一段程序，用來指定數據對象的類型和位寬。類型一般為寄存器型、線型；

上面代碼指出，clk、rst_n、mul_a、mul_b都是wire型；mul_result_tmp和mul_result都是reg型。
至于是用reg型還是wire型，請看后面的reg和wire一節。
6.        <模塊條目>
模塊條目也是一段程序，將上面<定義>和<端口>組合起來，是說明這個模塊要做什么的語句。其形式如下：

FPGA電路一般分兩種：組合邏輯和時序邏輯。組合邏輯是不受時鐘影響，輸入變化輸出立刻變化的電路。時序邏輯是在時鐘邊沿變化（常用上升沿），只有在時鐘邊沿時，輸出才會根據輸入變化的電路。
關于組合邏輯詳細內容，請看后面的組合邏輯一節。
關于時序邏輯詳細內容，請看后面的時序邏輯一節。
提示：用GVIM打開.v文件后，輸入“Module”并回車，即可得到模塊的設計文件，非常方便。
5.3.3 reg和wire區別
設計代碼中所有的信號定義，只能用reg和wire兩種。
設計代碼中，如果是本模塊always產生的信號，都用reg；其他都用wire。
測試文件中，initial內賦值的代碼也用reg。
注意：reg雖然是寄存器的縮寫，但用reg定義的信號不一定生成寄存器。既然這樣，就沒必要認為reg是寄存器類型，就當它是一個名稱。
練習1：eoc_cnt是用reg還是wire型

答案：很明顯，eoc_cnt由always產生的，因此用reg類型。
練習2：row1_data和row2_data是用reg還是wire型

答案：連接到例化模塊的輸出信號，都用wire型。
練習3：rdreq_cfg是用reg還是wire型

答案：雖然本always是組合邏輯電路，不會生成寄存器，但rdreq_cfg是always產生的，因此仍然是用reg型。
練習4：sdata是用reg還是wire型

答案：用assign產生的信號，都用wire型。
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