|
項目概述 隨著各種圖形、圖像內容質量的不斷提升以及系統運行實時顯示的需要，金融、通信、交通、能源、安全、軍事等越來越多的行業需要建立能夠實時整合多路信號輸入的超大屏幕顯示系統。而數字技術的飛速發展，也使人們對大尺寸、多畫面、真色彩、高畫質、高分辨率的計算機圖形、圖文、數據與各類視頻圖像顯示效果的需求得以滿足。其中，以視頻信息的要求最為強烈，人們不僅希望視頻顯示尺寸的越來越大，而且視頻顯示質量也要求能達到多畫面、真色彩、高畫質、高分辨率。 在大屏幕拼接系統中，拼接控制器的優劣直接決定著整個大屏幕顯示系統效果的好與壞，目前，拼接控制器的實現方法共三種：第一代PCI插卡式的工作原理是通過工控機，利用多路PCI計算機主板，一部分PCI插槽插入視頻采集卡，另外一部分PCI插槽插入視頻輸出卡，輸入和輸出中間由CPU來構建一個運算和處理中心，這時就組建成了一臺工控式控制器。他的圖形處理原理是通過CPU運算后將母信號分割成M*N個子視頻信號后，再把每一個子信號都進行放大處理分別傳送給拼接幕墻上的各個對應單元，顯示單元將處理器傳送來的信號實現在大屏幕的每個顯示單元上，而分辨率和處理速度由計算機CPU及對應的PCI卡決定，故性能有限。第二代嵌入式拼接器也稱“內拼式拼接器”他是基于液晶屏信號驅動板上增加的運算分割技術，其工作原理先將一個完整的母畫面傳送至信號運算處理器，運算處理器以ID地址編碼器的方式開始鎖定各自在母畫面中的位置，以二進制BCD碼順序排列開始運算切割成多個子畫面，處理器將各自運算好的數據直接輸送給液晶驅動板，驅動板將色彩、亮度、對比度等參數調校后以LVDS方式傳送至LCDIC成像器形成圖像，內拼式拼接器只是單元內部顯示像素的處理，結果是合成顯示圖像，不能解決信號高分辨率拼接和任意位置任意大小多窗口信號處理。第三代拼接系統中控制器采用純硬件處理器FPGA陣列式處理構架，全硬件設計，無CPU和操作系統。控制器集超寬帶視頻信號采集、實時高分辨率數字圖像處理、二維高階數字濾波等高端圖像處理技術于一身，具有強大的處理能力。控制器采用多總線并行處理機制，能從根本上保證對所有輸入視頻進行全實時處理，圖像沒有延遲，無丟楨現象，由于從結構上就超出了前兩代的機器的設計理念，采用純硬件的處理器運算技術，所以啟動時間快，工作非常穩定。 數字化系統產品中，直接采用超大規模、超高速的現場可編程門陣列(FPGA，Field Programmable Gate Array)，基于其高集成度、高速、可編程等優點，來實現硬件單片集成，已成為必然趨勢。FPGA豐富的內部資源及高速為實時視頻處理提供解決途徑。 因此，本項目設計基于FPGA的數字視頻處理算法， 實現對DVI視頻信號進行解碼，實時對數字視頻的分割、 視頻圖像的插值放大，并同時將處理結果經DVI編碼送到LCD顯示，完成大屏幕拼接系統的設計。 一、1、系統概述 1.1系統結構 整個LCD屏幕顯示拼接系統包含DVI解碼模塊、視頻分割模塊、SRAM、視頻延展式線性插值放大模塊、視頻輸出控制模塊、DVI編碼模塊等。FPGA 內部邏輯實現將輸入數字視頻分成四路并行的子視頻像素流，經各自獨立的視頻處理通道進行實時插值放大處理。經過視頻編碼電路輸出到由 4個LCD顯示屏組成的拼接屏幕上進行視頻顯示。 應用系統硬件平臺的系統結構設計方案， 如圖1所示。 圖1 LCD屏幕拼接系統結構圖 1.2系統原理 LCD屏幕拼接顯示系統的工作原理， 系統接收一路DVI數字視頻信號， 進行處理前需要先對最小變換差分信號(T.M.D.S.)形式的視頻信號進行解碼(decode)處理， 得到 FPGA 可以處理的像素流信息，經過視頻分割，分割后的子視頻與產生的參考視頻流復合，使各個子視頻的行場同步控制信號一致，各個子視頻經過延展式線性插值放大處理， 得到最小變換差分信號的數字視頻信號， 經 DVI接口輸出到拼接 LCD 顯示器進行顯示。 2、算法實現的功能 算法的主要功能如下： FPGA數字視頻處理電路是對視頻數據進行數字處理的邏輯， 實現實時視頻的預處理、 圖像的分割、 視頻圖像插值放大等處理， 并通過視頻輸出模塊控制四路并行的子視頻同步地顯示到 4個 LCD 拼接屏幕上。 具有以下主要功能： (1)通過內部邏輯的視頻輸入模塊(VGA Input)接收從DVI解碼電路送出的視頻圖像數據， 包括像素數據(R、 G、 B分量)和視頻同步控制信號(HSYNC、 VSYNC)等， 轉換成預處理的視頻像素流格式。 (2)視頻分割模塊實現原始單幀視頻圖像的分割剪裁， 得到四路完整格式的子視頻像素流 (包含視頻像素數據和視頻同步控制數據)， 并控制4個子視頻顯示的相互時序關系; 各個拼接屏幕的像素點的掃描規律相同， 均為逐行掃描形式， 并且子視頻像素點顯示同步， 即行同步和場同步。 (3)視頻插值模塊實現對視頻分割所得的子視頻進行2×2倍地插值放大處理， 該模塊采用并行處理方式， 四路子視頻分別經過各自獨立的視頻處理通道;插值放大算法是基于在FPGA進行延展式線性(extended linear interpolation)待插值像素點的數據計算， 配合視頻生成模塊(VGASyncGen)產生的參考視頻流， 并通過共享的行緩沖存儲器實現插值像素數據的分時讀寫切換來實現的。所得到視頻像素流包含完整視頻像素流格式，并且符合較高分辨率的視頻顯示要求。 (4)視頻輸出模塊，完成放大處理后的各個視頻像素流輸出到DVI 編碼輸出電路。保證各個顯示屏幕得到的視頻信號符合VESA 規定的標準時序要求。 3、算法的FPGA實現 3.1視頻分割算法的實現 算法對數字視頻的處理采用并行處理方式， 首先要對輸入視頻像素流進行分割處理， 得到四路具有完整視頻格式的子視頻， 并且輸出的四路子視頻具有相同的掃描規律， 即行同步和場同步;四路子視頻中， 當有一個視頻進行場變換或行變換時， 其它三路視頻也要同時完成對各自視頻的場變換或行變換;當顯示屏在對屏上的第一行像素點進行掃描時，其余各顯示屏也都在對各自屏上的第一行像素點進行掃描。盡管掃描規律一致， 但每個子屏幕所顯示的視頻圖像內容卻是不同的。 (1)片外SRAM分時切換： 所設計視頻分割算法通過在外部SRAM 中對輸入視頻像素數據幀進行緩存，因為要進行不同順序的讀、寫操作。為了保證對數據進行讀寫處理的連續性， 即對RAM的寫入和讀出不發生時間上中斷， 因此須使用兩組SRAM進行讀、 寫分時切換操作， 如圖2 所示。 圖2 SRAM讀寫切換示意圖 在處理算法中使用了A、 B兩組像素數據存儲區， 用以記錄單幀的視頻像素數據。FPGA 的分時切換邏輯是依據輸入視頻流的場同步控制信號VSync發生由高電平到低電平的轉換， 以此作為新數據幀到來的標識。場同步控制寄存器Last-VSync 存儲的是像素流中前一個像素點的場同步控制信息，如果 LastVSync 為高電平“1”且當前像素點的場同步信號VSync 為低電平 “0” ， 則表示新的像素幀開始。那么幀存儲器選擇寄存器ReadBank則取反， 從而提示數據寫入和讀出控制邏輯進行讀/寫幀緩存的切換;相反，如果場同步控制寄存器LastVSync 與當前像素點的 VSync 值同時為有效“1” ，即表示沒有新的像素幀的到來， 幀存儲器選擇寄存器不發生變化。 這樣將輸入數據輪流分配到這兩組幀緩沖存儲器。即可實現對輸入視頻像素流的無縫緩沖與處理。 (2)子視頻同步控制獲取： 輸入視頻圖像在一幀內的行同步控制信號(HSync)和場同步控制信號(VSync)與輸出的四路子視頻的行同步控制信號及場同步控制信號并不一致，因此需要在算法中加入一個參考視頻像素流，用于提供子視頻行場同步控制信息; 該參考視頻流不包含像素點的R、 G、 B數據信息， 但滿足輸出子視頻流所需要的行、 場同步控制信號的時序特征。在形成的單幀視頻圖像中其水平方向和垂直方向像素點個數為輸入視頻像素點個數的一半，視頻刷新頻率與輸入視頻保持一致。 視頻流的控制邏輯如圖 3 所示， 過程如下：第1 級，將參考視頻流復制成4個子視頻流(Split4)， 第2級是對每一個視頻像素流地像素坐標增加偏移量(dx， dy)， 使其對應不同的子視頻像素點的顯示位置，例如，對第2 個子視頻， 由于它要讀取輸入視頻的右上方位置的視頻圖像數據，設置其橫向偏移量為Width/2 和縱向偏移量為0，其它的子視頻與之類似。復制出的四路參考視頻要轉換成串行像素流，輸入到幀緩存讀取像素數據，第3級操作就需要改變它們的像素周期，使子視頻在每4 個像素周期內輸出一個有效的像素數據， Cycles為預設置的控制像素周期(Cycles設置為 4)， 使有效像素數據的時鐘頻率與子視頻像素頻率相同。最后，對四路參考視頻像素流作不同的延時處理， 再經過像素流融合(MUX4)為串行的視頻像素流。這樣把并行像素流轉為串行像素流，串行像素流讀取一幀像素的時間與輸入視頻像素流寫入一幀像素的時間是相等的。像素流融合操作對輸入的四路視頻， 通過設置控制參數(control)， 在不同時鐘下選取帶有偏移量的視頻像素點。 圖 3 視頻流的控制邏輯圖 3.2視頻插值放大算法的FPGA實現 視頻插值放大模塊包含了坐標計算單元、加權系數產生器、垂直插值單元、虛擬像素緩存器與水平插值單元，如圖4所示： 圖3 插值放大模塊的框圖 對于列或行地址計算器，輸入信號決定水平與垂直方向的坐標。坐標數據包含10位的實數以及10位的小數部分。坐標數據的第9位是小數部分最重要的一位，它決定著小數部分是否大于0.5。同時由第9位控制的多路選擇器控制用于輸出正確的內存地址。如果輸入的是列信號，那么行地址 ， ， ， 和垂直間隔 可由公式(1)到(3)得到，同理，列地址 ， ， ， 和水平間隔 能由公式(1)，(2)和(4)得到。 3.2.2 加權系數產生單元 在設計的框圖中，水平加權系數與垂直加權系數的計算并不是同時生產盡管它們都由公式(5)和(6)決定。因此，加權系數產生器產生水平及垂直加權系數，當控制信號為水平信號時，最終的輸出為 ， ， ， ，相反的，則輸出 ， ， ， 。在延展式線性插值最大的計算量是加權系數的計算，而最復雜的運算卻由最簡單的兩個加法器和兩個減法器構成。 3.2.3 水平與垂直插值單元 根據公式(7)和(8)，水平與垂直插值有同樣的運算，但是它們是并行執行以提高整體的速度。水平與垂直插值的邏輯結構由圖5所示，乘法器與加法器可以有效的完成輸入的數據的卷積與拼配相應的4個加權系數來產生插值的電路。 水平插值單元 垂直插值單元 圖5水平與垂直插值單元邏輯框圖 3.2.4虛擬像素緩存器 虛擬像素點是由垂直插值產生并存于虛擬像素緩存器中，在水平插值的過程被調用。一般來說，縮放比例會決定這緩存器輸入與輸出數據的速率，當放大的時候，每個虛擬像素會被重新用于水平插值以致于垂直插入器數據速率會比水平的要低，相反的，在縮小的時候，虛擬像素由垂直插值過程產生的會比水平插值過程所需求的要多。為了調節不同的數據速率，設計虛擬像素緩存器如圖6所示，其中包含1個計數器，8個寄存器和緩存輸出控制電路。在插值放大的過程中，緩存器有時會延緩垂直插值，虛擬像素數量比水平插值所需求的確定數量要多的時候，就會停止虛擬像素的產生。計數器則是記錄著最新產生的虛擬像素點的列地址并存于reg7.比較器和選擇器對比計數器和 的值來決定緩存器的輸出。 圖6 虛擬像素緩存器 4、驗證 算法的驗證是基于Xilinx Virtex-4 FPGA開發平臺，對視頻分割模塊及延展式線性插值模塊分別進行仿真，驗證算法的正確性，再經反復的優化及測試，最后下載到開發板，驗證輸出的視頻顯示效果是否能夠滿足視頻放大的應用需求，完成LCD大屏幕拼接系統的設計。 |
