|
Xilinx公司的MicroBlaze 32位軟處理器核是支持CoreConnect總線的標準外設集合。MicroBlaze處理器運行在150MHz時鐘下，可提供125 D-MIPS的性能，非常適合設計針對網絡、電信、數據通信和消費市場的復雜嵌入式系統。 1 MicroBlaze的體系結構 MicroBlaze 是基于Xilinx公司FPGA的微處理器IP核，和其它外設IP核一起，可以完成可編程系統芯片(SOPC)的設計。MicroBlaze 處理器采用RISC架構和哈佛結構的32位指令和數據總線，可以全速執行存儲在片上存儲器和外部存儲器中的程序，并和其它外設IP核一起，可以完成可編程系統芯片(SOPC)的設計。MicroBlaze處理器采用RISC架構和哈佛結構的32位指令和數據總線，可以全速執行存儲在片上存儲器和外部存儲器中的程序，并訪問其的數據，如圖1所示。 (1)內部結構 MicroBlaze內部有32個32位通用寄存器和2個32位特殊寄存器—PC指針和MSR狀態標志寄存器。為了提高性能，MicroBlaze還具有指令和數據緩存。所有的指令字長都是32位，有3個操作數和2種尋址模式。指令按功能劃分有邏輯運算、算術運算、分支、存儲器讀/寫和特殊指令等。指令執行的流水線是并行流水線，它分為3級流水：取指、譯碼和執行，如圖2所示。 (2)存儲結構 MicroBlaze是一種大端存儲系統處理器，使用如圖3所式的格式來訪問存儲器。 (3)中斷控制和調試接口 MicroBlaze可以響應軟件和硬件中斷，進行異常處理，通過外加控制邏輯，可以擴展外部中斷。利用微處理器調試模塊(MDM)IP核，可通過JTAG接口來調試處理器系統。多個MicroBlaze處理器可以用1個MDM來完成多處理器調試。 (4)快速單一連接路接口 MicroBlaze處理器具有8個輸入和8個輸出快速單一鏈路接口(FSL)。FSL通道是專用于單一方向的點到點的數據流傳輸接口。FLS和MicroBlaze的接口寬度是32位。每一個FSL通道都可以發送和接收控制或數據字。 2 CoreConnect技術 CoreConnect 是由IBM開發的片上總線通信鏈，它使多個芯片核相互連接成為一個完事的新芯片成為可能。CoreConnect技術使整合變得更為容易，而且在標準產品平臺設計中，處理器、系統以及外圍的核可以重復使用，以達到更高的整體系統性能。 CoreConnect總線架構包括處理器本機總線(PLB)，片上外圍總線(OPB)，1個總線橋，2個判優器，以及1個設備控制寄存器(DCR)總線，CoreConnect總線架構如圖4所示。Xilinx將為所有嵌入式處理器用戶提供IBM CoreConnect許可，因為它是所有Xilinx嵌入式處理器設計的基礎。MicroBlaze處理器使用了與IBM PowerPC相同的總線，用作外設。雖然MicroBlaze軟處理器完成獨立于PowerPC，但它讓設計者可以選擇芯片上的運行方式，包括一個嵌入式PowerPC，并共享它的外設。 (1)片上外設總線(OPB) 內核通過片上外設總線(OPB)來訪問低速和低性能的系統資源。OPB是一種完全同步總線，它的功能處于一個單獨的總線層級。它不是直接連接到處理器內核的。OPB接口提供分離的32位地址總線和32位數據總線。處理器內核可以借助“PLB to OPB”橋，通過OPB訪問從外設。作為OPB總線控制器的外設可以借助“OPB to PLB”橋，通過PLB訪問存儲器。 (2)處理器本機總線(PLB) PLB接口為指令和數據一側提供獨立的32位地址和64位數據總線。PLB支持具有PLB總線接口的主機和從機通過PLB信號連接來進行讀寫數據的傳輸。總線架構支持多主從設備。每一個PLB主機通過獨立的地址總線、讀數據總線和寫數據總線與PLB連接。PLB從機通過共享但分離的地址總線、讀數據總線和寫數據總線與PLB連接，對于每一個數據總線都有一個復雜的傳輸控制和狀態信號。為了允許主機通過競爭來獲得總線的所有權，有一個中央判決機構來授權對PLB的訪問。 (3)設備控制寄存器總線(DCR) 設備控制寄存器總線(DCR)是為在CPU通用寄存器(GPRs)和DCR的從邏輯設備控制寄存器(DCRs)之間傳輸數據而設計的。 3 MicroBlaze的開發 應用EDK(嵌入式開發套件)可以進行MicroBlaze IP核的開發。工具包中集成了硬件平臺生產器、軟件平臺產生器、仿真模型生成器、軟件編譯器和軟件調試工具等。EDK中提供一個集成開發環境XPS(Xilinx平臺工作室)，以便使用系統提供的所有工具，完成嵌入式系統開發的整個流程。EDK中還帶有一些外設接口的IP核，如LMB、OPB總線接口、外部存儲控制器、SDRAM控制器、UART、中斷控制器、定時器等。利用這些資源，可以構建一個較為完善的嵌入式微處理器系統。 在FPGA上設計的嵌入式系統層次結構為5級。可在最低層硬件資源上開發IP核，或或已開發的IP核搭建嵌入式系統，這是硬件開發部件;開發IP核的設備驅動、應用接口(API)和應用層(算法)，屬軟件開發內容。 利用MicroBlaze構建基本的嵌入式系統如圖5所示。通過標準總線接口—LMB總線和OPB總線的IP核，MicroBlaze就可以和各種外設IP核相連。 EDK中提供的IP核均有相應的設備驅動和應用接口，使用者只需利用相應的函數庫，就可以編寫自己的應用軟件和算法程序。對于用戶自己開發的IP核，需要自己編寫相應的驅動和接口函數。軟件設計流程如圖6所示。 4 MicroBlaze的應用 在軟件無線電系統中，一般采用“微處理器+協處理器”結構。微處理器一般使用通用DSP，主要完成系統通信和基帶處理等工作;協處理器用FPGA實現，主要完成同步和預處理等底層算法的運算任務。在本課題中，采用的基帶處理算法比較簡單，應用軟處理器IP核代替DSP，在一片FPGA內就能實現整個系統的設計。這樣可以簡化系統的結構，提高系統的整體性能。 本課題的系統設計如圖7和圖8所示，FPGA片上系統主要完成兩個任務—發送和接收數據。對于發送任務，FPGA完成硬件算法的初始化，接收串口數據，并將數據存儲在雙口SRAM中，系統硬件算法部分對雙口SRAM中數據進行基帶處理，并將結果送給D/A轉換器。對于接收任務，FPGA接收A/D轉換器送來的數據，進行基帶處理，并將數據存儲在雙口SRAM中，把存儲在雙口SRAM中的數據通過串口發送回主機。 在EDK開發套件的XPS集成開發環境下進行系統硬件設計。在其界面環境下，添加IP核，進行系統連接和各項參數設置。由于系統中包含的硬件算法模塊不是標準模塊，因此工程需要設置成子模塊方式，利用平臺產生器，根據硬件描述文件(.MHS文件)，生成嵌入式系統子模塊的網表文件(.NGC)。然后在ISE設計環境下，從外部通過GPIO端口與硬件算法模塊相連，從而構成整個應用系統的硬件模型。 在EDK中，每一個外設IP模塊都有自己的軟件函數庫。利用Libgen工具，將所需外設函數數庫的頭文件添加進工程中，通過調用這些函數可以操作和控制這些外設。例如對串口的操作如下： //初始化串口，設置波特率等參數，清空發送和接收緩沖，禁止中斷; XuartLite_Initialize(&UART，XPAR_MYUARTLITE_DEVICE_ID); //發送接收數據 XuartLite_Send(&UART,&send_data,1);XUartLite_Recv(&UART,&recv_data,1); 使用標準C語言進行應用程序的開發，編寫相應的算法軟件，完成系統功能。軟件流程如圖9所示。 將編寫的程序代碼利用mb-gcc編譯工具，根據系統的軟件一并，生成.ELF文件。在編譯鏈接之前，若選擇調試方式，就會在生成文件中加入調試接口SMDstub，進行程序的硬件調試。 利用系統的硬件模型以及RAM塊的組織結構文件、ELF文件和用戶結束文件，應用FPGA綜合實現工具(如Xilinx XST)進行綜合，然后下載生成的配置BIT文件 到目標板上。利用EDK中提供的GDB調試工具可以進行程序調試。有兩種調試方法：軟件仿真和硬件調試。軟件仿真可以進行程序的功能調試，在開發工具內部就可以進行，不需要硬件支持。硬件調試就是通過JTAG接口或串口(可在硬件設計時選擇)，連接到目標板上的應用系統中的XMD調試接口，將軟件程序下載到系統中進行調試。本課題使用的目標板上的主芯片為Xilinx Spartan IIE 30萬門的FPGA，系統時鐘為50MHz。實際運行完全滿足設計要求。 結語 采用FPGA和MicroBlaze進行嵌入式系統設計，實現了多片專用芯片的功能，大大縮小了接收機體積，便于系統實現小型化、集成化。捕獲及跳頻同步等算法采用硬件實現，加快了捕獲跟蹤速度。實驗結果表明，FPGA系統設計是正確可行的。如果在系統中配置大容量的SDRAM，加入以太網或USB等高速通信接口，將實時操作系統運行于處理器上，就可以構建一個較為完善的，基于FPGA的嵌入式系統。這將在網絡、通信、消費類產品等多方面有著廣闊的應用前景。 |
