Analog Devices, Inc.最近推出一款高性能時鐘抖動衰減器HMC7044，其支持JESD204B串行接口標準，適用于連接基站設(shè)計中的高速數(shù)據(jù)轉(zhuǎn)換器和現(xiàn)場可編程門陣列(FPGA)。JESD204B接口專門針對高數(shù)據(jù)速率系統(tǒng)設(shè)計需求而開發(fā)，3.2 GHz HMC7044時鐘抖動衰減器內(nèi)置可以支持和增強該接口標準特性的獨特功能。HMC7044提供50 fs抖動性能，可改善高速數(shù)據(jù)轉(zhuǎn)換器的信噪比和動態(tài)范圍。該器件提供14路低噪聲且可配置的輸出，可以靈活地與許多不同的器件接口。HMC7044還具有各種時鐘管理和分配特性，使得基站設(shè)計人員利用單個器件就能構(gòu)建完整的時鐘設(shè)計。 
查看產(chǎn)品頁面、下載數(shù)據(jù)手冊、申請樣片和訂購評估板：http://www.analog.com/pr150909/hmc7044 基站應(yīng)用中有許多串行JESD204B數(shù)據(jù)轉(zhuǎn)換器通道需要將其數(shù)據(jù)幀與FPGA對齊。HMC7044時鐘抖動衰減器可在數(shù)據(jù)轉(zhuǎn)換器系統(tǒng)中產(chǎn)生源同步且可調(diào)的樣本和幀對齊(SYSREF)時鐘，使JESD204B系統(tǒng)設(shè)計得以簡化。該器件具有兩個鎖相環(huán)(PLL)和重疊的片內(nèi)壓控振蕩器(VCO)。第一PLL將一個低噪聲、本地壓控時鐘振蕩器(VCXO)鎖定至噪聲相對較高的參考，而第二PLL將VCXO信號倍頻至VCO頻率，僅增加非常小的噪聲。對于蜂窩基礎(chǔ)設(shè)施JESD204B時鐘產(chǎn)生、無線基礎(chǔ)設(shè)施、數(shù)據(jù)轉(zhuǎn)換器時鐘、微波基帶卡和其它高速通信應(yīng)用，HMC7044架構(gòu)可提供出色的頻率產(chǎn)生性能，相位噪聲和積分抖動均很低。 HMC7044時鐘抖動衰減器主要特性 • 支持JEDEC JESD204B • 超低均方根抖動：50 fs（12 KHz至20 MHz，典型值） • 噪底：-162 dBc/Hz (245.76 MHz) • 低相位噪聲：<-142 dBc/Hz（800 kHz至983.04 MHz輸出頻率） • PLL2提供多達14路差分器件時鐘 • 支持最高5 GHz的外部VCO輸入 • 片內(nèi)穩(wěn)壓器提供出色的PSRR 報價與供貨
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