SynplifyPro教程
SynplifyPro軟件簡介
SynplifyPro 針對復雜可編程邏輯設計的功能強大的 FPGA 綜合工具 Synplify Pro 是 Synplicity 公司的 FPGA 綜合軟件。在2001年，DataQquest 的數據統計中，Synplify Pro 占 FPGA 綜合市場第一名。Synplify Pro 的客戶遍布于通訊、半導體、航空/航天、計算機和軍用電子等諸多應用領域，如Philips、Agilent、Cicso、Lockheed Martin、GE、Siemens、Lucent、 Nortel 和 Ericsson等共兩千六百多家用戶。
1. 目標市場
提供更高的綜合頻率和更小的器件面積
最短的開發周期，增強用戶的競爭力
2. 特點
簡單易用
運行速度快
綜合效果好
調試能力強
3. 產品描述
高性能的 FPGA 綜合技術隨著系統復雜性的增強，可編程邏輯的復雜性也隨之增加。高密度的 FPGA 現在已經達到幾百萬門的規模，速度也在 200MHZ 以上。這種復雜的設計的設計周期，開銷和 FPGA 設計工具都承受到了巨大壓力。SynplifyPro所獨有的特性和極快的運算速度使它成為業界的最流行的也是最強力的綜合工具，而且還附加了調試于優化功能。用 SynplifyPro 可以提高您的FPGA設計的性能，縮短開發的時間。如果對項目管理有進一步的要求，例如，管理一個設計的不同版本，SynplifyPro 也提供了這樣的功能。
特有的 Retiming 技術
SynplifyPro 包含了一個強大的新的功能來對電路的時序做優化。通過選擇一個開關我們可以讓SynplifyPro自動的移動寄存器之間的組合邏輯以達到寄存器之間路徑延遲的平衡，這樣通常可以提高電路的性能20%以上。Retiming 可以作為一個全局的選項，也可以只針對部分的電路。
可視化的結果
功能強大的圖形用戶界面里包括了項目瀏覽器，命令行輸入窗可以支持擴展TCL命令集，日志窗可以顯示不同版本的綜合結果，并且可以支持BATCH 模式運行
SynplifyPro 的功能特點
特有的 B.E.S.T 算法和傳統的工具相比在極短的時間內對整個設計做優化
快速的編譯時間很大的設計也只需要數分鐘
SCOPE 對設計多層次的約束使設計者能夠完全控制綜合過程
設計語言的支持支持VerilogHDL,VHDL及混合語言的設計
語言的敏感編輯器可以自動對 VERILOG 和 VHDL 進行語法檢查
自動識別 RAM減少了手工例化 RAM 的麻煩
第三方工具的接口可以和流行的仿真工具和輸入工具之間實現互相標識
有限狀態機開發器自動選擇狀態機的最優編碼方式以達到最快的性能
自動 Retiming自動在組合邏輯中移動寄存器以平衡延遲提高性能
狀態機視圖快速調試和查看設計中的所有的狀態機
乘法器和 ROM 的優化自動對 ROM 和乘法器做流水線以達到更快的性能
創建探針允許把任何信號連到芯片的引腳做測試而不改變源碼
關鍵路徑的互相標識可以在第三方工具的時序報告和 HDL 分析器中互相標識
HDL 分析器 寄存器傳輸級的分析調試工具從 HDL 代碼中產生 RTL 模塊框圖，幫助識別關鍵路徑和調試電路功能
·強力的 SynplifyPro 綜合技術
SynplifyPro 帶來了無與倫比的電路性能和最有效的可編程設計的資源利用率。和Synplify相同，SynplifyPro的核心算法是Synplicity的 B.E.S.T算法,并且也包括了SCOPE――多級圖形約束編輯器來控制結果。
功能強大簡單易用的HDL Analyst 是RTL圖形分析和調試的工具,它可以提供門級和更高層的視圖，而且可以連接到HDL的源代碼。用HDL Analyst 可以方便快速的調試HDL源代碼來提高性能。
·有限狀態機開發器
SynplifyPro的一個非常有用的特性就是它的FSM EXPLORER,增強的有限狀態機編譯器（FSM compiler）. FSM EXPLORER可以自動的識別有限狀態機并且對狀態機的不同編碼方式做評估，然后根據約束條件選擇最佳的編碼方式。FSM可以被顯示成狀態轉移圖使結果更加易讀。這種圖形界面對調試非常有用。
·流水線
可以提高算術操作的性能。SynplifyPro可以自動的移動ROM和乘法器內部的寄存器來創造流水線。
·Amplify Physical Optimizer
Amplify Physical Optimizer 是SynplifyPro的一個選項，它可以盡可能好的發揮FPGA的性能。作為業界的第一個也是唯一的一個物理綜合器，Amplify 可以利用RTL圖來對設計做出物理約束,這種同時考慮布局和邏輯優化的新的算法比單獨做邏輯綜合最多可以提高40%以上的性能。
·設計工具接口
SynplifyPro和很多仿真器如NC-VERILOG, NC-VHDL, Active-hdl, Modelsim及speedwave 等許多仿真器都有接口，并且集成了布局布線工具的接口如 Actel, Altera,Atmel, Cypress, Lattice, Lucent, QuickLogic, Triscend及Xilinx. |
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