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如果沒有日益完善的軟件，28nm節點的生產會出現諸多問題，良品率也會比較低。怎樣才能讓28nm節點或更小節點達到預期的良品率呢？ 隨著設計轉向28nm甚至更小的節點，一個設計在生產時要做到毫無瑕疵，可能性趨近于零，除非它遵從一套快速發展的規則。這些規則越來越多且越來越復雜。遠紫外線光源的缺乏意味著雙重圖形曝光已經成為必需的技術，并且正在采用新的器件，如3D晶體管。但問題還不僅僅是可制造性。光刻特性以某種方式影響著功能和性能，良品率也成為了一個主要的關注對象。 這里我們將研究如何用日益完善的軟件來克服技術局限性。來自五個不同公司的代表將從各自的角度討論這些問題及其解決方案。 為什么該議題變得如此重要？ Open-Silicon公司工程經理Shrikrishna Mehetre 良品率下降的主要原因包括： 1,制造工藝中的幾何尺寸變化可能導致性能偏差，從而使器件超出3-Sigma的偏差，造成參數良品率損失。 2,可能無法如期在片芯上制造出特定的圖形，原因是光刻工藝中出現的衍射，導致片芯的災難性故障。 3,隨機缺陷可能在晶圓上產生短路或開路，造成良品率損失。 4,在每個互連層和介電層都沉積之后，晶圓要做化學機械拋光(CMP)。在CMP工藝中，金屬密度差異會導致厚度的差異，這可能會積累錯誤并改變互連的寄生參數，從而造成良品率損失。 工程師們可以在設計過程中采取預防措施，減少上述問題帶來的影響。邏輯設計師可以增加冗余的邏輯單元或存儲單元。這些措施可以用于修復故障，即便片芯有局部缺陷也可以提高良品率。現在有些工具和技術可用于診斷在硅片上發現的故障，以確定故障原因。這一信息可以用于修正布局，改善良品率。 物理設計流程和邏輯設計流程中還需要一些額外的步驟。邏輯設計師可以增加額外的測試邏輯或者診斷邏輯，并且針對敏感電路實行冗余設計，如存儲器的位單元。物理設計工程師可以通過確保金屬平面度、光刻友好的設計、冗余過孔，以及引線散布來減少片芯上的故障。采用附加的片上差異保護帶，可以解決參數良品率損失的問題。 為爭取可制造性設計/良品率設計(DFM/DFY)，專用集成電路(ASIC)設計流程中增加了一些步驟，因此成本也隨之增加。增加的成本源于計劃、執行和修正所需要的額外時間。此外，還需要一些額外的電子設計自動化(EDA)工具對設計進行邏輯檢查和物理檢查。對于一個產品來說，關鍵是看這些投資所產生的投資回報率(ROI)。如果與為了提高良品率而所做的投資相比較，從增加良品率中得到的成本優勢并不明顯，那就不值得去花費這些額外的力氣了。如果通過實現這類DFM技術，可以讓一個28nm設計方案的良品率提高5%，那么這些額外投資就值得。 另外一種可以考慮的方法是進行局部修復。找出那些影響良品率的最大因素，例如存儲器冗余、冗余過孔、光刻友好的路由和圖形修正等。與其他DFM方案相比，這些因素可能對良品率的影響更大。設計師可以選擇性地修復那些有最高收益的DFM問題。 電子器件的DFM中封裝建模的角色 德州儀器公司可制造設計、半導體封裝部Siva PGurrum和Manu Prakuzhy 在今天的電子器件中，半導體封裝正在從一個支持性角色轉變為一個差異化角色。要在性能、可靠性和成本要求等條件允許的范圍內判定一個可制造性設計變得越來越具有挑戰性。封裝建模領域的發展正在為預測與性能、可靠性和成本相關的眾多參數提供方法。 封裝建模做的預測可大致分為性能和可靠性兩種。一個封裝方案的成本一般來自設計規格和制造工藝流程。性能參數包括熱參數(如熱阻值)和電參數(如寄生)。在可靠性方面，預測內容通常會涵蓋一個封裝系列中確定故障模式的風險與趨勢，或者根據某些故障模式，確定封裝的壽命。性能和可靠性預測都需要找到模型值和實際評估值之間的相關性(圖1)。 建模的相關性通常指的是一個模型所獲得輸出參數和物理參數之間的經驗關系。例如：(a)對焊點疲勞損壞的一個模型估算和產生電氣故障的溫度循環實際次數之間的經驗關系；(b)對一根走線中電流密度分布的電氣模型預測和實際測試得出的電遷移壽命之間的關系。有時，物理參數會直接通過一個模型進行預測，例如封裝的結點-空氣間熱阻，或者打線的電氣寄生值。在這些例子當中，針對派生設計，相關性可用作所選方案的一種校驗。 為了實現良好的建模相關性，關鍵是將最好的建模工具和建模技術、源自材料特性的準確屬性，以及物理估算中得出的大量數據結合起來。分析工具正在逐步成熟，現在已經有了熱和電的定制工具。此外，大多數機械工具更為通用，有更多的循環次數。材料特性必須包括體積特性，以及對封裝物理結構和裝配較為敏感的特性，例如一種片芯附著材料的界面熱阻，或界面間的黏附強度。同樣重要的是，對關鍵參數限制一些制造公差。例如引線框封裝中的片芯連接打線厚度，它對分層風險有很大影響。物理估算需要完成一個關聯，包括熱阻測量、評估板上的電氣測試，以及根據標準規格的可靠性測試等。 封裝中的制造設計示例如下： 1,減少模鑄流程中短路的打線模式，以獲得高線密度的模鑄封裝。 2,盡量減少翹曲以及打線線腳附近應力集中的金手指設計。 3,用多芯片模塊，在一個片芯盤上布放硅片，以盡量減少分層的應力。 4,提高金屬含量，以減少會影響到裝配中取放的晶圓翹曲問題。 5,基材中的金屬含量均衡，以減少會影響印刷電路板(PCB)上裝配的翹曲現象。 封裝建模將對封裝所使用的設計、材料和工藝等產生越來越大的影響。 先進節點的DFM及其對設計流程的影響：現實的核查 鏗騰電子科技有限公司(Cadence Design Systems)定制IC與簽核的產品營銷總監Manoj Chacko 通過新材料、新工藝和新技術獲得的制造改進并不能滿足市場對更小尺度、更高性能和更低功耗的需求。無論是現在還是未來，只要設計和制造之間存在差距，軟件就會是新的關鍵促進因素。 在28nm節點，制造差異對產品性能、功耗和良品率的影響過大而且更為復雜。要有效地量化并減少對物理完整性與設計的參數性能的影響，軟件分析至關重要。 物理DFM檢查是設計規則檢查(DRC)之后的最后步驟，特別是光刻工藝檢查分析。光刻分析可以在一個設計流程中的布線后對區塊做運行，是DRC后的最后一步。在一種工藝技術初期開始時，光刻檢查值非常明確。在28nm節點，為了對物理與參數良品率獲得更高的可預測性，光刻復雜性已經向上游移動到參數提取，修改出現在多階效應范圍，以推薦DFM規則形式或設計規則手冊中的光刻障礙模式的物理驗證等(圖2)。在20nm節點，雙重圖形曝光技術給硅的可印刷性和連接性帶來了新的影響。 設計密度的增加和第三方IP的使用帶來了額外的挑戰，這些挑戰與CMP引起的金屬厚度偏差有關。例如，對于判定整個金屬堆組的厚度，基于模型而非規則的CMP分析是關鍵。另外，隨著越來越多的設計團隊整合第三方IP，IP邊界的金屬填充厚度偏差在增加。IP設計師們遵循了設計規則和密度要求，卻不能做出無需迭代以解決CMP密度問題，且便于整合到不同片上系統(SoC)環境的塊。 布局依賴效應(LDE)的差異性對設計的影響眾所周知。LDE差異性主要來源于制造難題、光刻作用、CMP和應力，對器件行為有顯著影響。因為無法限定和量化特定晶體管的差異性影響，因此減少LDE使用了不同的方法。不能夠孤立地分析器件的LDE。常見的一個辦法是粗略地讓晶體管有超高的裕度，從而減小環境問題對器件性能的影響。設計師們需要用軟件來幫助量化LDE導致的延遲和泄露，改進傳統方法，并逐個優化那些偏離規格的器件(圖3)。在每個新的工藝節點，時序差異和功率差異變得越來越重要，影響著裕度、硅片利用率、硅片故障，以及時序收斂。 因此，先進節點的設計師必須在面積、速度和功率等方面做芯片可制造性的優化。隨著技術發展至14nm節點，這種趨勢將有爆炸式的增長。 用診斷驅動的良品率分析，識別關鍵的設計特性 明導國際(Mentor Graphics)硅測試方案集團產品營銷經理Geir Eid 在向28nm節點的轉換過程中，幾大領先的半導體公司都在與供應問題做著斗爭：他們自己的產品無法充足交付。其中的原因之一是良品率低于預期。這種狀況表明傳統的良品率解決方法已不再適用，主要原因是設計敏感缺陷的數量和復雜度的猛增，故障分析周期變長。這些因素迫使無晶圓廠半導體公司轉向新的技術，例如診斷驅動的良品率分析(DDYA)技術。該技術可以迅速確定良品率損失的根本原因，并有效地區分出因設計和流程問題導致的良品率損失。 基于軟件的測試故障診斷是一種現有的方法，用于在數字半導體器件的故障分析過程中定位缺陷。診斷軟件會根據設計描述、掃描測試圖案和測試儀的故障數據，判斷出各個故障器件的缺陷類型和位置。通過統計分析，就可以用多只故障器件的診斷結果，有效地找到其根本原因。良品率分析的主要難點是對診斷結果中歧義的處理。例如，不止一個位置可以解釋器件的缺陷，而每個有嫌疑的位置通常有多個相關的可能根源。要僅從大批故障器件的測試數據中發現其表示出的潛在根源，就需要做機器學習和設計統計，例如每一層測試的關鍵區域，以及對任一給定類型所測試的總門數(參考文獻1)。 另外一種擴展DDYA范圍的方法是包含來自DFM分析的數據(圖4)。這一辦法背后的一個主要動機是：能夠證明故障分析中找到的缺陷是一個系統性的關鍵特性，進而找到這一特性和發生的缺陷率之間如何關聯。如果沒有一個能自動結合DFM信息的DDYA方法，就需要一個專家團隊和大量實驗才能完成任務。然而，通過DFM分析首先找到設計中有可疑特性的全部位置，可以輕易地找到和分析與這些定位有關的所有診斷結果(也就是實際的硅缺陷)，從而判斷這種相關性是否為因果關系。這一辦法背后的另外一個動機是：判斷一個設計修復是否可以解決問題。通過判定包含規劃修正的設計位置，則可以在實際修復之前，做一個近似的相關操作，同時還能跟故障率結合起來(參考文獻2)。 盡管浸沒式光刻有固有的局限性，但對于20nm節點和16nm節點設計，診斷驅動的良品率分析仍表現出很大希望。 DFY應用的SPICE仿真挑戰 普拉普斯公司(ProPlusDesignSolutions)首席技術官兼高級工程副總裁BruceWMcGaughy博士 工藝偏差(特別是局部的隨機偏差)使得DFY成為亞65nm節點設計必不可少的方法。DFY方法由三個重要部分構成：統計性的晶體管模型提取、良品率預測和分析，以及一個強大的統計仿真引擎。一個包含所有三大成分的整合方案可提供更高的效率和一致性。 DFY的核心和靈魂是仿真引擎。直到最近，大多數仿真器尚并不適合作為某個DFY方案的核心引擎。首先，要針對統計分析與仿真，從頭開始建立特別設計的數據結構和算法。其次，仿真器需要和某個良品率預測工具緊密集成，能夠在服務器場上做海量的并行仿真。第三，仿真器需要擁有與代工模型庫的完全兼容性，以及與硅測量提取工藝的一致性。 由于DFY分析有大量的計算需求(圖5)，因此仿真器要有高精度、容量和性能。 設計者須在兩類電路模擬器中做出選擇。他們可以選擇SPICE仿真器具有的高精度和高可用性，但要放棄性能和容量。或者，設計者也可以選擇Fast SPICE的高性能和大容量，但是精度和可用性較差。這兩者都不適合作為DFY仿真引擎。 Fast SPICE仿真器采用了主動性分區、事件驅動的多速率方案、晶體管表模型以及分層陣列簡化等技術。所有這些技術都針對典型電路類型和工作條件做了“微調”，在多數情況下，設計者需要對特定的選項，做進一步的“微調”。 有了良品率預測，設計者就可以在設計和工藝空間的邊界處跟蹤電路的行為，此時，內置的調節方法可能并不適用，從而造成一些精度問題。另外，設計者不能在統計仿真中對邊界工作條件的選項做手動調整。最終，當電路中所有晶體管都有不同的偏差時，表模型和分層陣列簡化這樣的技術便不會發揮作用。 理想的解決方案是擴展SPICE的功能，使其具備Fast SPICE所提供的高性能和大容量。并行SPICE仿真器比傳統SPICE仿真器的速度快十倍以上，已經取代了Fast SPICE的部分位置。 千兆規模仿真器的發展主要源于高度優化的數據結構，以及針對高性能并行化和大容量而建立的核心算法。普拉普斯公司的Nano Spice仿真器的基本原理就是千兆規模SPICE仿真器。Nano Spice仿真器是該公司DFY方案的仿真引擎，其創建圍繞著Nano Yield、良品率預測和改進，以及用于統計性模型提取的BSI MProPlus。 |
