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作者: 陳德恒 反射疑云 在前文中有不少公式與計算，但其實個人覺得應用工程師要做的是知道趨勢，知道影響范圍，并不需要精確計算，那是軟件干的事情。（關注技術自媒體微信公眾號：一博_看得懂的高速設計） 最近聽到一個理論，說大數據時代，人們只需要知其然，不需要知其所以然。想象一下，當我們要做一個項目時，我們可以輕而易舉的知道一些其他類似項目哪些結構成功了哪些結構失敗了，我們還需要理論分析干嘛呢？ 這句話到底有沒有道理大家仁者見仁智者見智，下面我們繼續來解決我們的反射問題：Breakout區域有一次阻抗不連續，但走出該區域之后，走線從細變寬，會增加一次反射，那是不是全程按照breakout區域走線會比較好？ 
首先將問題進行簡化，由于本身反射系數不大，第四次反射很小，假設傳到RX的信號是最初的信號加上第二次反射的信號。 一段長為X的阻抗不連續，對哪個頻率的影響最大呢？當相位差為（2n+1）π/2時，也就是相差二分之一波長的時候（反射一來一回，對應的X為四分之一波長）。 也就是說，當X為100mil時，第一次最大衰減的頻點為15GHz，我們從S參數中可以很明顯的看出：
當X為300mil時，第一次諧振頻率為5GHz：
假設總線長為2000mil，而全部按照breakout區域走線的阻抗去走的話，第一次諧振頻率則變成了750MHz，諧振周期為1.5GHz：
回頭呼應反射系列文章的第一節，從那幾張圖中可以知道： 半波長時信號完全損耗了，四分之一波長時信號損耗30%。 全反射（反射系數為1）時，在諧振頻率（半波長）時損耗為100%，諧振頻率的損耗跟反射強度有關。 看到這里估計各位看官也明白了，阻抗不連續越長，影響的頻率越低。的的確確是因為阻抗不連續較短，反射淹沒在上升沿當中了。 根據這套理論，我們很容易去判斷設計中的一些細節對整個系統的影響到底有多大，舉個例子：
信號速率越來越高是一種趨勢，于是各種優化方案也被人們提了出來，這兩個可能是近年來開始被大家熟悉的優化方案，加粗反焊盤上的走線或者填補走線附近的參考層，以防止反焊盤上扇出的走線阻抗偏高。可是這到底有多大的影響或者優化呢？ 排除一些特殊情況（連接器，板厚較厚需要使用較大過孔等等），這一段在antipad上的走線長度大約為20mil（親，不要把過孔pad算上哦）。 20mil的第一次諧振頻率大約是多少呢？75GHz（四分之一波長）。如果我們按照二十分之一波長（影響不到1%）來算的話，對應的頻率也是15GHz。您的信號需要做這樣的優化嗎？ 看完這些之后，相信能幫助大家在工（he）程（ge）師（wan）精（sui）神和工（qiang）匠（po）精(zheng)神中間找到一個平衡點了。（關注技術自媒體微信公眾號：一博_看得懂的高速設計） 這一節高速先生有給大家準備問題。問：減小反射影響的方法有哪些？ 深入反射 問：窮人思維和富人思維有什么區別？ 答：我拿到一2.4mm的20層板給它的28G信號通道做優化，將信號安排在最后幾層，花了很久的時間在孔徑，pad，antipad，taper，孔距，地孔數量上做平衡，在最后為20mil長的stub需不需要背鉆做整體評估時，客戶拍拍我的肩膀說：“小陳吶，別那么麻煩了，用鐳射孔走第三層嘛，過孔短，stub也短”。 真實故事改編，逗大家一樂。 回顧上一期問題，平時大家想到減小反射的方法大多在匹配傳輸線阻抗，源端串阻，末端端接，進一步的還有容性負載補償。 除了減小反射本身，是否還有別的方法呢？有，避開諧振點。 下面是一個簡單的DDR3時鐘一驅四的拓撲，時鐘頻率為500MHz：
CPU到第一片顆粒長度為1500mil，顆粒與顆粒之間的長度為500mil，這時接收顆粒的波形如下：
拓撲沒有問題，末端也用匹配電阻上拉了，負載也并不多，為什么裕量那么小？ 回想一下前幾節說的，500HMz的時鐘信號頻域分量主要在500MHz，1.5GHz，這幾個頻率分量的四分之一波長分別為3000mil，1000mil。而我們當前拓撲中兩兩之間1500mil，500mil的線長很容易就湊成了四分之一波長，諧振最嚴重的長度。 怎么辦呢？我們將CPU到第一片顆粒之間的線長延長至2100mil，顆粒之間線長延長至700mil之后：
整體的裕量變大了，如果再稍微做一些容性負載補償：
裕量進一步提升。實際操作時只需要在布局時稍微注意一下器件之間的距離，不需要增加成本，也不需要多余的繞線。 高速先生反射系列的文章到這里就結束了，最后總結一下： ●反射的本質是波的反射，以及不同相位的波之間的疊加。 ●反射影響的嚴重程度主要是以下兩點： – 1.阻抗不匹配程度，影響諧振幅值。阻抗越不匹配，諧振幅度越大。 – 2.阻抗不匹配長度，影響諧振頻率，不匹配長度越長，諧振頻率越低。 ●需要根據實際情況分析反射的影響，對癥下藥。 希望這一系列文章對大家有幫助，歡迎大家提問討論。 |
