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當前SoC（片上系統）設計的一大趨勢是，集成電路變得越來越錯綜復雜，要滿足所有設計要求變得越來越難以實現。噪聲成為低端技術節點中的突出問題。當前SoC需要做到高抗擾度、實現低功耗設計并縮小芯片尺寸。雖然目前無法滿足所有這些需求，但設計人員可以確保在不影響其它規格的情況下盡量滿足所有這些需求。 在壓縮技術中，任何SoC設計都能在多模多角情況下運行。因此滿足所有角點的建立時間和保持時間是一個嚴峻的挑戰。在設計上，保持時間違例關閉涉及Non-Si Hold關閉（由于時鐘偏移）和Si Hold關閉（由于時鐘和數據噪聲）。減少現有邏輯緩沖器數或在路徑中放置更多的保持時間緩沖器（主要為低驅動緩沖器），可以完成Non-Si Hold修復；而添加更多緩沖器，可以完成Si-Hold修復。 由于延時與驅動強度成反比，因此選擇低驅動強度的單元，才會修復保持時間違例。這些緩沖器是驅動強度能力較低的常規緩沖單元。它們也有其自身的局限性，即更易產生噪聲。如果有巨大的時序違例，則采用一連串的緩沖器，這樣局部密度會變高。 表1. Si和Non-Si保持時間違例修復之比較 圖字：No. of Paths：路徑數 不同元件產生的噪聲占比： 1) 20-25%來自時鐘噪聲 2) 50-55%來自邏輯數據路徑 3) 15-20%來自設計中添加的保持時間緩沖器 因為存在這些缺點，我們才考慮采用一個新的緩沖架構，它能夠滿足保持時序，而不會對面積產生任何影響，同時具有高抗擾性。 級公比（Stage ratio）是設計緩沖器的決定因素。在任何緩沖器的傳統設計方法中，級公比都大于1，也就是說，任何輸出級的晶體管大�。〝U散寬度W）都大于其輸入級的，因而每個后續級的驅動能力超過其前一級，這樣可確保任何緩沖單元有最小的延時。 傳統緩沖單元設計方法 基本上，標準緩沖單元中每個電路都是多級結構。這意味著可以實現具有不同驅動強度的組合/時序單元，方法是通過該組合/時序元件的特定邏輯，再加一連串緩沖器（每一級都有一個公比）。 如圖1所示，向輸出級靠近時，晶體管的大小會逐級增加，從而確保每一級都可增強信號強度。采用這種配置，每一級都可實現良好的過渡，從而獲得最佳延遲。而采用推薦方法，則朝相反方向移動時，延遲越大。但在我們推薦的設計中，我們將這一基本思路調轉過來了，使級公比低于1，因為我們的目標是修復保持時間違例。這樣做后，我們增加了緩沖單元延時，也提高了抗噪聲能力。 圖1. 傳統緩沖單元設計 圖字：Signal slew is improving：信號轉換不斷改善；Input：輸入端；Output：輸出端；Minimum capacitance seen at the input as MOS sizes are less：由于MOS尺寸變小，輸入端可見最小電容；MOS sizes are increasing in the subsequent stages：MOS尺寸在隨后的級別中不斷增長；Large driver so as to provide less delays：較大驅動器，可提供較少延時 圖2. 現有方法和推薦方法圖示 圖字：Prior Art：現有方法；Input：輸入端；Output：輸出端；Circuit sizing, where output to input capacitance is ＞＝1 電路尺寸，輸出與輸入電容比＞＝1；Proposed Art：推薦方法；Input：輸入端；Output：輸出端；Circuit sizing, where output to input capacitance is ＜＝1；電路尺寸，輸出與輸入電容比＜＝1 設計此緩沖單元期間，我們確保不影響其面積和功耗。由于推薦的緩沖單元有更高的延時，且對其面積沒有任何影響，因而可以解決局部擁塞問題。 設計這種新架構的緩沖單元時，面積與傳統緩沖單元的相同，但提供更多的延時。 整個設計是以修復保持時間違例為考慮重點的，能夠以更少的新架構緩沖器實現相同的時序要求。所以，與采用傳統緩沖器的設計相比，擁塞會更少。 設計結果 我們挑選一個設計，分別采用下列方式進行保持時間違例修復： 1) Run1：僅采用舊緩沖器。 2) Run2：采用新舊緩沖器（允許在任何設計中，推薦的保持時間緩沖器通過工具與庫中現有的所有其它緩沖單元配合使用）。 表2. 舊緩沖器與推薦緩沖器之比較 設計中會有一些很小的保持時間違例，只能采用舊緩沖器才能修復，這是因為與推薦緩沖器相比，它提供的延時更少。例如，如果要修復10ps保持時間違例，使用推薦緩沖器會比舊緩沖器產生更多的延時。 表3. 設計結果分析 由于節省了20%的保持時間緩沖器，此設計的功耗和動態功率會整體下降。保持時間違例修復的走線開銷由此降低了，局部擁塞問題也減少了。由于減少了所用的緩沖器數目，因而面積也省下來了。采用推薦緩沖器，可保持時序整潔。 舊緩沖器與推薦緩沖器的噪聲性能。 采用上一張幻燈片的run1和run2中的值。 圖3. 舊緩沖器和推薦緩沖器的抗噪聲能力分析 圖字：Delay noise：延時噪聲；The noise performance of the proposed buffer is much better than the original buffer：推薦緩沖器的噪聲性能比原來的緩沖器好很多；Series 1: Old buffer：系列1：現有緩沖器；Series 2: Proposed buffer：系列2：推薦緩沖器 圖3中X軸表示帶有噪聲的違例路徑的數量，Y軸表示噪聲幅度。因此，該表顯示，與系列2（新緩沖器）比較，系列1（舊緩沖器）有更高的噪聲幅度和更多的路徑。我們得出公平公正的結論：與舊緩沖器比較，采用推薦緩沖器，抗噪聲能力會更好。 結論 基于上述分析，推薦緩沖器比現有緩沖單元更能有效地修復保持時間違例，具備高抗噪聲能力，可節省面積、功耗和走線。一般來說，以最佳延時或低功耗結構為思路可以設計出標準緩沖單元電路。以前沒有人在保持時間優化電路的背景下思考保持時間違例修復，因為速度，即高性能是需求，所以才會有糟糕的設計，通常，設計人員會以追求高性能為目標。 所有設計都可以采用推薦工藝架構。 以保持時間為重點考慮要素的設計或擁塞設計會從這個電路中獲益頗豐，此外，還可以縮短任何SoC的周期。 參考文件 [1] Jan M. Rabaey, AnanthaChandrakasan, and BorivojeNikolic, Digital Integrated Circuits - A design Perspective (2nd Edition). [2] Ivan E. Sutherland, Bob F. Sproull, and David L. Harris, Logical Effort: Designing Fast CMOS circuits. |
