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為了滿足現(xiàn)代通信系統(tǒng)對傳輸速率和帶寬提出的新要求。人們不斷地推出一些新的數(shù)字調(diào)制解調(diào)技術(shù)。正交幅度調(diào)制解調(diào)(quadrature ampli-tude modulation and demodulation)就是一種高效的數(shù)字調(diào)制解調(diào)方式。與其它調(diào)制技術(shù)相比，這種調(diào)制解調(diào)技術(shù)能充分利用帶寬，且具有抗噪聲能力強(qiáng)等優(yōu)點(diǎn)。因而在中、大容量數(shù)字微波通信系統(tǒng)、有線電視網(wǎng)絡(luò)高速數(shù)據(jù)傳輸、衛(wèi)星通信等領(lǐng)域得到廣泛應(yīng)用。 1 16QAM調(diào)制原理 一般情況下，正交振幅調(diào)制的表達(dá)式為： 16QAM中的振幅Am和Bm可以表示成： 16QAM調(diào)制器可在ALTERA公司的CYCLONE系列芯片EPlC6Q240C8上實(shí)現(xiàn)，EDA工具是與之配套的QUARTUS II 4.2軟件。在設(shè)計(jì)中，底層設(shè)計(jì)可使用Verilog HDL語言來實(shí)現(xiàn)，頂層設(shè)計(jì)則采用原理圖方式實(shí)現(xiàn)，其頂層設(shè)計(jì)圖如圖3所示。 2.1 時鐘分頻模塊 時鐘分頻模塊FD利用N分頻器對2 MHz系統(tǒng)時鐘信號進(jìn)行N分頻，以產(chǎn)生調(diào)制器模塊所需的工作時鐘。N分頻器是由模N／2計(jì)數(shù)器實(shí)現(xiàn)的，分頻輸出信號模N／2可自動取反，以產(chǎn)生占空比為1：1的時鐘信號。由于信號源產(chǎn)生的基帶信號為16bit并行數(shù)據(jù)，其速率為32 kbps，經(jīng)并串轉(zhuǎn)換后的4 bit并行數(shù)據(jù)速率為128 kbps，所以，本設(shè)計(jì)還采用了16分頻器和64分頻器。同時還設(shè)計(jì)了2分頻器，三個分頻器可分別產(chǎn)生1 MHz時鐘、128kHz時鐘和32 kHz時鐘。 2.2 并串轉(zhuǎn)換模塊 并串轉(zhuǎn)換模塊PS可通過4級鎖位寄存器來實(shí)現(xiàn)。并行16位的輸入數(shù)據(jù)按照并行4位的格式串行輸入到差分編碼模塊。 2.3 差分編碼模塊 差分編碼模塊DC在調(diào)制器中的作用是通過編碼和信號映射把二進(jìn)制比特數(shù)據(jù)轉(zhuǎn)換為具有幅度和相位特性的數(shù)據(jù)，然后把這些數(shù)據(jù)送到后面的模塊中進(jìn)行調(diào)制。 根據(jù)星型16-QAM星座圖的特點(diǎn)，這里規(guī)定每個碼元由四個比特組成。其差分編碼規(guī)則是：每個碼元的第一個比特通過差分方式來改變QAM相量(即圖1中從坐標(biāo)原點(diǎn)指向每個信號的矢量)的振幅。如輸人的該比特為“1”，則將當(dāng)前碼元的相量振幅改變到與前一個碼元的相量振幅不相同的振幅環(huán)上。若輸入的該比特為“0”，則使當(dāng)前碼元的相量振幅與前一碼元相同。每個碼元中的其余三個比特則通過Gray差分相位編碼的方法來改變信號的相位。也就是說，通過Gray編碼來改變當(dāng)前碼元信號相量與前一碼元信號相量的相位差(即相對相位)。這些比特數(shù)據(jù)與相位差的關(guān)系如表1所列。 在FPGA實(shí)現(xiàn)差分編碼的模塊中，比特數(shù)據(jù)經(jīng)過編碼可得到振幅值和相位值。然后利用上述兩個值作為地址，并通過查ROM表的方法就可得到輸出脈沖值。因?yàn)榕c直接法相比，用查表法進(jìn)行設(shè)計(jì)不涉及正余弦運(yùn)算，也不需要進(jìn)行乘法運(yùn)算，因而程序執(zhí)行速度快。同時，由于需要存儲的脈沖值只有16種，所以不會占用FPGA太多的資源。 2.4 內(nèi)插模塊 差分編碼模塊的輸出數(shù)據(jù)速率是128 kbps，而在實(shí)現(xiàn)DDS的器件AD9857中設(shè)定的輸人數(shù)據(jù)速率是1Mbps，為了使兩者速率匹配，設(shè)計(jì)時可采用內(nèi)插方法來實(shí)現(xiàn)。 內(nèi)插模塊IS的設(shè)計(jì)可采用最簡單的實(shí)現(xiàn)方法，即在數(shù)據(jù)之問插零。零的個數(shù)N由內(nèi)插前后數(shù)據(jù)的速率決定，本設(shè)計(jì)中N=7。內(nèi)插模塊可通過數(shù)據(jù)鎖存器和計(jì)數(shù)器來實(shí)現(xiàn)。 2.5 成型濾波模塊 內(nèi)插模塊IS的設(shè)計(jì)采用“插零”處理會導(dǎo)致碼間干擾和帶外輻射增大。為了減小其對信號解凋的影響，設(shè)計(jì)中應(yīng)加入成型濾波模塊。 在該模塊設(shè)計(jì)中，濾波器的抽頭系數(shù)可根據(jù)濾波器的沖擊響應(yīng)公式并通過Matlab仿真求得。仿真參數(shù)設(shè)定為：滾降因子α=0.35，濾波器長度N=51，一個符號周期內(nèi)點(diǎn)的個數(shù)M=8。濾波器的實(shí)現(xiàn)可采用并行結(jié)構(gòu)，每階都有自己的乘法器，用于接收輸入數(shù)據(jù)，并將其與抽頭系數(shù)相乘。 2.6 載波正交變換 本設(shè)計(jì)中，16-QAM調(diào)制器中的載波正交變換并不是在FPGA中實(shí)現(xiàn)的，而是采用數(shù)字上變頻器代替。這是因?yàn)檎{(diào)制系統(tǒng)的中頻載波為36.864 MHz，經(jīng)過內(nèi)插濾波后，該輸出信號頻率可達(dá)百兆赫茲以上，這樣的頻率會使FPGA無法穩(wěn)定工作。為此，本設(shè)計(jì)采用了專用DDS芯片AD9857來保證FPGA能夠正常穩(wěn)定的工作。 3 硬件測試 本沒計(jì)的測試結(jié)果如圖4和圖5所示。從圖4可看出：在系統(tǒng)碼元之間，相位跳變分明，所得到的波形就是實(shí)際的調(diào)制波形。圖5為信號頻譜圖，縱坐標(biāo)每格10 dB，橫坐標(biāo)每格300 kHz，信號帶外衰減大于30 dB。由圖5可知，該系統(tǒng)的帶寬大約為200 kHz，能完全滿足預(yù)期設(shè)計(jì)要求。 多進(jìn)制正交振幅調(diào)制由于具有很高的頻譜利用率，而被廣泛應(yīng)用在中、大容量數(shù)字微波通信系統(tǒng)的載波鍵控方式之中。特別是當(dāng)MQAM在未來4G移動通信采樣以O(shè)FDM為主導(dǎo)技術(shù)的基帶調(diào)制中，它將成為實(shí)現(xiàn)大容量的重要調(diào)制技術(shù)。本文利用EDA技術(shù)來實(shí)現(xiàn)16QAM調(diào)制器的設(shè)計(jì)是現(xiàn)代數(shù)字通信與EDA技術(shù)相結(jié)合的一個典型應(yīng)用，這種電子設(shè)計(jì)的自動化方法也必將在數(shù)字通信領(lǐng)域得到廣泛的應(yīng)用。 |
