|
低電壓差分信號（LVDS）是EIA/TIA-644標(biāo)準(zhǔn)中定義的總線技術(shù)。這種技術(shù)的特點(diǎn)是通過使用差分信號有較低的電壓擺幅，從而具備Gbps數(shù)據(jù)速率的能力。這種技術(shù)相對單端技術(shù)的優(yōu)勢包括消除差分線路上傳輸?shù)膬蓚�(gè)平衡信號的電磁干擾，加強(qiáng)了抗噪聲能力。但是，當(dāng)并非所有的LVDS輸入都使用的時(shí)候，我們必須注意，因?yàn)楦〗虞斎攵丝赡軙?huì)引入噪聲從而導(dǎo)致數(shù)據(jù)錯(cuò)誤。所以當(dāng)LVDS輸入端不使用的時(shí)候需要進(jìn)行合適的端接。 圖1為不使用的LVDS輸入端端接方案舉例。 不使用的LVDS輸入端將使用差分信號端間擺幅大于200mV的差分輸入電壓進(jìn)行端接。 假設(shè)理想的共模電壓為1.25V，且差分信號端間需要400mV的電壓，那么所需的電流為4mA。因此V1電壓為1.45V，V0電壓為1.05V。 若Vdd為2.5V， R1=（Vdd-V1）/4mA=（2.5-1.45）/4mA=262.5Ω R2=V0/4mA=1.05/4mA=262.5Ω 若Vdd為3.3V， R1=（Vdd-V1）/4mA=（3.3-1.45）/4mA=462.5Ω R2=V0/4mA=1.05/4mA=262.5Ω 大多數(shù)LVDS輸入的共模范圍很廣。例如，典型輸入共模電壓為1.25V的網(wǎng)絡(luò)器件其輸入共模范圍可能為0～1.8V。因此，只要在器件共模范圍內(nèi)，信號端間的電壓差大于200mV，未使用的LVDS輸入端就可以正確地被端接。換句話說，下面的端接方式也是可行的。 若Vdd=2.5V， R=（Vdd-0.4）/4mA=（2.5-0.4）/4mA=525Ω 或 R=1kΩ，可以得到差模電壓約為227mV（>200mV） 這種端接的方案減少了所需電阻的個(gè)數(shù)。不足之處是在印刷電路板上無法接觸LVDS輸入的負(fù)端接端。 使用同樣的端接方案，如果需要考慮到所占用的板空間，可以采用一組LVDS輸入端接的方法。例如，10個(gè)正端子可以使用一個(gè)上拉電阻上拉。選擇這個(gè)上拉電阻值的時(shí)候，要考慮到保證所有差分端子間的電壓差大于200mV。 這種方法組成圖4所示的等效輸入電阻網(wǎng)絡(luò)。 若Vdd＝2.5V，R可以為100Ω，提供220mV的差模電壓，計(jì)算公式如下；一組有10個(gè)正端子的網(wǎng)絡(luò)有10個(gè)并聯(lián)電阻，其等效阻抗為100Ω。因此總電流為： I=Vdd/（R+10）=2.5/（100+10）=22.73mA 根據(jù)基爾霍夫電流定律，支路電流為： Ib=22.73/10=2.273mA 因此每個(gè)端子間的差模電壓為： Vdiff=2.273mA×100=227.3mV Vdiff大于最小差模電壓幅度200mV，所以這種端接方式可行。 注意，這些公式中使用的電阻值不是標(biāo)準(zhǔn)的電阻值。 |
