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大家都在談?wù)揊inFET——可以說，這是MOSFET自1960年商用化以來晶體管最大的變革。幾乎每個(gè)人——除了仍然熱心于全耗盡絕緣體硅薄膜(FDSOI)的人，都認(rèn)為20 nm節(jié)點(diǎn)以后，F(xiàn)inFET將成為SoC的未來。但是對于要使用這些SoC的系統(tǒng)開發(fā)人員而言，其未來會(huì)怎樣呢? 回答這一問題最好的方法應(yīng)該是說清楚FinFET對于模擬和數(shù)字電路設(shè)計(jì)人員以及SoC設(shè)計(jì)人員究竟意味著什么。從這些信息中，我們可以推斷出FinFET在系統(tǒng)級(jí)意味著什么。 FinFET有什么不同? 關(guān)于FinFET及其結(jié)構(gòu) (圖1) 理論的討論已經(jīng)有很多了，這里我們不再重復(fù)這些討論。從電路設(shè)計(jì)人員的角度看，我們更關(guān)心FinFET究竟與平面MOSFET有什么不同。關(guān)于這一問題，今年的設(shè)計(jì)自動(dòng)化大會(huì)(DAC)技術(shù)討論專題為模擬設(shè)計(jì)人員開辟了新思路。 
圖1.FinFET經(jīng)常出現(xiàn)在各種資料中 “采用FinFET進(jìn)行模擬設(shè)計(jì)”而不是調(diào)侃的說“上帝一定瘋了”，這代表了四個(gè)專家的觀點(diǎn)：代工線代表TSMC的Eric Soenen，Globalfoundries的Richard Trihy、工具專家Synopsys的Navraj Nandra，以及設(shè)計(jì)經(jīng)理Freescale的Scott Herrin。討論集中在新晶體管的電氣特性上。在贊成一方，Herrin指出，F(xiàn)inFET能夠以很低的亞閾值泄漏電流實(shí)現(xiàn)高增益。 Nandra補(bǔ)充說，“FinFET固有增益很高，但是跨導(dǎo)(gm)實(shí)際上很低，和頻率(ft)一樣。更先進(jìn)的幾何布局比平面器件更容易實(shí)現(xiàn)匹配，能夠很好的控制晶體管特性。結(jié)果是，您可以開發(fā)性能更好的電路。而且，還有其他的令人驚奇的地方。例如，輸出電流較小，因此，您開發(fā)的數(shù)據(jù)轉(zhuǎn)換器會(huì)更小。” 但是也有挑戰(zhàn)。Nandra說，gm和gd較低，而柵極泄漏較大，柵極電容要比同樣尺寸的平面器件大兩倍。正如Soenen所指出的，大家都知道的一點(diǎn)是，F(xiàn)inFET柵極寬度是量化的：圓晶上的每一個(gè)晶體管都有相同的標(biāo)稱柵極寬度。因此，習(xí)慣于對每一晶體管采用w值的模擬設(shè)計(jì)人員只能并行采用一組同樣的FinFET——實(shí)際上，w作為電路參數(shù)可以是連續(xù)變量，直至一組正整數(shù)。 布板問題 通過采用多個(gè)最小寬度晶體管來替代寬度可調(diào)晶體管，量化會(huì)改變布板習(xí)慣。Nanda說，例如，Synopsys有一款工具將柵極寬度比例轉(zhuǎn)換為所需的翅片數(shù)。但是在另一討論組的研討中，Cadence硅片流程副總裁Anirudh Devgan提出了更嚴(yán)重的布板問題。 Devgan說：“采用更先進(jìn)的幾何布局后，多模式會(huì)更加復(fù)雜。隨著復(fù)雜度的提高，很難預(yù)測設(shè)計(jì)規(guī)則錯(cuò)誤。錯(cuò)誤與環(huán)境相關(guān)�！� 有些規(guī)則是熟悉的：例如，減小耦合的間隔規(guī)則，平板印刷的形狀規(guī)則等。雙模式增加了顏色規(guī)則，以保證最精細(xì)的模式能夠分成兩個(gè)獨(dú)立的掩膜。還有相對較新的布板相關(guān)效應(yīng)，Devgan指出了其中的六個(gè)——包括非常接近和多間隔等，這對晶體管行為有很大的影響。為說明問題的嚴(yán)重性，Devgan指出，在20 nm已經(jīng)有5,000條布板規(guī)則需要進(jìn)行檢查。 對于模擬設(shè)計(jì)人員和數(shù)字單元庫開發(fā)人員，這么復(fù)雜的結(jié)果是，幾乎不可能開發(fā)DRC結(jié)構(gòu)干凈的布板。由于提取和DRC帶來的布板問題，設(shè)計(jì)人員必須預(yù)測多次迭代。Devgan提醒說：“這需要幾個(gè)星期的時(shí)間。40%的設(shè)計(jì)時(shí)間都花在收斂上。” 建模挑戰(zhàn) 除了晶體管行為上的這些不同之外，電路設(shè)計(jì)人員在FinFET上還遇到了其他一些問題：仿真模型在結(jié)構(gòu)上與平面MOSFET不同，會(huì)更復(fù)雜(圖2)。Trihy提醒說，“如果您看一下模型，雜散電容的數(shù)量增加了十倍。還不清楚桌面驅(qū)動(dòng)的仿真器能否處理FinFET�！�
圖2.FinFET仿真器模型會(huì)非常復(fù)雜 即使是如此復(fù)雜，也并不是所有模型在所有條件下都正確。因此，對于不熟悉平面晶體管的用戶，模型選擇會(huì)與電路相關(guān)，可能也會(huì)與布板相關(guān)。Herrin同意，“有不同點(diǎn)，您必須知道模型的局限性。 Nandra說，Synopsys一直結(jié)合使用SPICE和TCAD工藝模型，以及BSIM-4公共多柵極模型，以實(shí)現(xiàn)FinFET電路的精確仿真。他說，即使是在亞閾值區(qū)，BSIM-4也的確實(shí)現(xiàn)了精確的行為模型。但是，用在電路仿真時(shí)，模型會(huì)非常復(fù)雜。Nandra承認(rèn)，“您必須采用結(jié)構(gòu)相關(guān)的方法來解決雜散問題。” Trihy繼續(xù)這一主題。他問到，“器件模型會(huì)停在哪里，從哪里開始提取電路？采用FinFET電路，邊界是模糊的。您可以依靠設(shè)計(jì)規(guī)則來限制交互，但是，最后，最重要的可能不是模型的精度，而是提取的精度。”Devgan在他一次發(fā)言中，提醒說，在某些情況下，可能需要現(xiàn)場解決問題，對復(fù)雜的緊密封裝的3D結(jié)構(gòu)進(jìn)行精確的提取，F(xiàn)inFET電路會(huì)有這種結(jié)構(gòu)。 新方法，新電路 晶體管行為、布板規(guī)則和建模方法出現(xiàn)了很大的變化，因此，適用于28 nm平面工藝的電路拓?fù)洳惶赡苡迷?4 nm FinFET工藝上。量化會(huì)帶來一些挑戰(zhàn)。低電壓、受限的gm以及大柵極電容會(huì)導(dǎo)致其他變化，包括，限制扇出，處理壓縮動(dòng)態(tài)范圍等。Soenen提醒說，“這不是電源技術(shù)，但我們計(jì)劃提供1.8 V FinFET。”Herrin解釋說，例如，在嵌入式應(yīng)用中，電壓限制意味著完全不同的ESD電路，采用新方法來支持高電壓I/O。 Soenen和Nandra同意這些變化帶來的影響。Soenen預(yù)測說：“您會(huì)在模擬電路中看到很多數(shù)字輔助內(nèi)容。會(huì)看到開關(guān)電容濾波器，更多的使用過采樣技術(shù)�！� Nandra補(bǔ)充說，“我們看到了FinFET之前還沒有的電路�！� 芯片級(jí) 對于模擬電路和數(shù)字單元庫設(shè)計(jì)人員，小尺寸FinFET既有優(yōu)點(diǎn)又有缺點(diǎn)。優(yōu)點(diǎn)是更小的電路，更高的工作頻率，不用太擔(dān)心工藝變化，當(dāng)然還有更低的亞閾值泄漏。缺點(diǎn)是，設(shè)計(jì)會(huì)更困難，需要更多的迭代才能達(dá)到收斂。一般而言，無法重用前幾代的設(shè)計(jì)。設(shè)計(jì)人員不得不建立新電路方法、拓?fù)浜筒及濉Ｐ略O(shè)計(jì)意味著更長的時(shí)間，更大的風(fēng)險(xiǎn)，速度、密度和功耗在晶體管級(jí)取得的進(jìn)步可能因此而消失殆盡。 對于使用模塊和單元庫的芯片級(jí)設(shè)計(jì)人員，則完全不同。小尺寸FinFET僅在模塊和單元中比較復(fù)雜。芯片設(shè)計(jì)人員通常注意到了更小更快的模塊，這些模塊的靜態(tài)功耗會(huì)非常低。最后一點(diǎn)，與以前的產(chǎn)品相比，很多設(shè)計(jì)比較容易實(shí)現(xiàn)功耗管理。 但還是有問題。較低的工作電壓使得信號(hào)和電源完整性分析更加重要。對于綜合邏輯，較低的扇出使得時(shí)序收斂變得復(fù)雜。模塊級(jí)更困難的收斂意味著在最終集成階段要非常小心，不要打破任何東西。但這都是非常熟悉的問題，每一新工藝代都有這些問題。這當(dāng)然不受歡迎。 總結(jié) 最后，對于將使用基于FinFET的SoC系統(tǒng)設(shè)計(jì)人員而言，這有什么含義?通過我們在這里的分析，并考慮到Intel 20 nm三柵極SoC在業(yè)界的應(yīng)用經(jīng)驗(yàn)，得出了相同的結(jié)論。 設(shè)計(jì)鏈上每一個(gè)連續(xù)步驟——從晶體管到單元或者電路，從電路到功能模塊，從模塊到芯片，從芯片到系統(tǒng)，趨勢是發(fā)揮FinFET的優(yōu)勢，克服挑戰(zhàn)。芯片設(shè)計(jì)人員獲得了更快、泄漏更低的庫，不需要知道單元設(shè)計(jì)人員是怎樣開發(fā)它們的。 相似的，系統(tǒng)設(shè)計(jì)人員會(huì)看到組件密度更大的芯片——取決于結(jié)構(gòu)，金屬或者聚乙烯間隔、接觸間隔或者柵極長度等工藝減小了面積，這提高了性能，有效的降低了泄漏電流�？赡苓�有一些二階效應(yīng)。例如，顯著降低的內(nèi)核電壓會(huì)對電壓穩(wěn)壓器提出新要求，要求降低噪聲，有很好的瞬變響應(yīng)。某些SoC可能不支持傳統(tǒng)的高電壓I/O。 總之，對于系統(tǒng)開發(fā)人員，F(xiàn)inFET革命卻如所言：密度、速度和功耗都有巨大變化。還有更有趣的一點(diǎn)。對電路設(shè)計(jì)人員——特別是模擬設(shè)計(jì)人員提出要求，放棄熟悉的電路，F(xiàn)inFET在電路級(jí)帶動(dòng)了關(guān)鍵的各類創(chuàng)新。新電路將帶動(dòng)某些SoC在新的開放應(yīng)用領(lǐng)域大放異彩。 |
