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1 引言 80年代中期以來(lái)，EPROM的容量每?jī)赡攴环Ｍㄓ肊2PROM與EPROM相比，具有價(jià)格低、擦除簡(jiǎn)單等優(yōu)點(diǎn)，但由于每個(gè)存儲(chǔ)單元有兩只晶體管，開(kāi)發(fā)大容量E2PROM是非常困難的。用2um工藝制作的兩管E2PROM的最大容量為64kb。Masupka等人利用只有1只晶體管的E2PROM單元和新的擦除/編程電路技術(shù)及高速靈敏度放大器，于1987年報(bào)道了第一塊256kb閃速E2PROM(即閃速存儲(chǔ)器)。之所以稱(chēng)為閃速，是因?yàn)樗芡瑫r(shí)、快速地擦除所有單元。表1比較了第一塊閃速存儲(chǔ)器與EPROM、一次編程PROM、E2PROM的性能。 表1 閃速存儲(chǔ)器、EPROM、一次編程PROM、E2PROM的性能對(duì)比 ------------------------------------------------------------------------- UV-EPROM 一次編程PROM 雙管E2PROM 閃速存儲(chǔ)器 封裝 窗口陶瓷封裝 塑封 塑封 塑封 擦除時(shí)間 20min 不可擦除 1ms 100us 編程時(shí)間 ＜1ms ＜1ms ＜1ms 100us 單元面積/um2 64 64 270 64 芯片面積/mm2 32.9 32.9 98 32.9 可靠性 篩選方法 非篩選 篩選 篩選 擦除方法 紫外線 不能擦除 電可擦除 電可擦除 ------------------------------------------------------------------------- 常規(guī)的紫外線擦除EPROM由于采用陶瓷封裝，需要一個(gè)擦除窗口，所以價(jià)格比較高，而且擦除時(shí)需要在紫外光下照射20分鐘。一次編程PROM在編程后就不能再擦除。由于常規(guī)E2PROM每個(gè)單元中有兩只晶體管，所以單元面積很大，用2um設(shè)計(jì)規(guī)則設(shè)計(jì)的256kb E2PROM的面積至少達(dá)98mm2。閃速存儲(chǔ)器的單元面積僅為常規(guī)E2PROM的1/4，所以容量可以做得很大，閃速存儲(chǔ)器是要求存儲(chǔ)器容量不斷擴(kuò)大的產(chǎn)物。 1989年報(bào)道了1Mb的閃速存儲(chǔ)器，采用以EPROM工藝為基礎(chǔ)的CMOS工藝，單元面積為15.2um2，存取時(shí)間為9ns，片擦除時(shí)間為900ms，編程速度為10μs/字節(jié)，芯片面積為5.74mm x 6.75mm，表2給出了主要的器件參數(shù)。 表2 1Mb閃速存儲(chǔ)器的主要參數(shù) ------------------------------------------------------------------------- 工 藝 單 元 縱向尺寸 器 件 1.0um光刻 面積3.8um×4um Tox=25nm 芯片面積：38.8um2 2層多晶 隧道氧化層：10nm 有效N+P=0.9um 組織結(jié)構(gòu)：128k×8 n阱 讀出電流＝95uA Xjn=0.3um 存取時(shí)間：90ns 擦除時(shí)間＝900ms Xjp=0.6um 功耗：8mA 編程時(shí)間＝100us/字節(jié) 靜態(tài)功耗：4uA 封裝：32pin陶瓷 ------------------------------------------------------------------------- 1994年，Atsumi等人報(bào)道了用0.6um、三阱、雙層多晶硅、單鋁CMOS工藝制作的16Mb閃速存儲(chǔ)器，存儲(chǔ)時(shí)間為73ns，編程速度為10us/字節(jié)，單元尺寸為2.0um×1.7um，芯片面積為17.32mm×7.7mm。 近幾年，采用0.4um工藝的64～128Mb閃速存儲(chǔ)器已大量報(bào)道。采用0.25um工藝的閃速存儲(chǔ)器也已問(wèn)世，工作電壓為2.5V，芯片面積為105.9mm2。本文主要論述閃速存儲(chǔ)器的原理及技術(shù)動(dòng)向。 2 閃速存儲(chǔ)器的工作原理 2.1 單元的工作原理 主要有兩種技術(shù)來(lái)改變存儲(chǔ)在閃速存儲(chǔ)器單元的數(shù)據(jù)：溝道熱電子注入(CHE)和Fowler-Nordheim隧道效應(yīng)(FN隧道效應(yīng))。所有的閃速存儲(chǔ)器都采用FN隧道效應(yīng)來(lái)進(jìn)行擦除。至于編程，有的采用CHE方法，有的采用FN隧道效應(yīng)方法。表3給出了幾家主要閃速存儲(chǔ)器廠家的存儲(chǔ)單元性能。 表3 典型的閃速存儲(chǔ)器單元性能 ---------------------------------------------------------------------------- 廠 家 技 術(shù) 擦除 編程 讀延遲 耐久性 擦除時(shí)間 電源電壓/V 編程和擦除電壓/V 工作溫度/℃ AMD NOR FN CHE 90ns 10萬(wàn)次 1s 5 5 -40～85 Atmel EEPROM FN CHE 3.3us 10萬(wàn)次 10ms 2.7，5 2.7，5 -40～85 日立 AND FN FN 5us 1萬(wàn)次 125us 3.3 3.3 0～70 Intel NOR FN CHE 85ns 10萬(wàn)次 1s 2.7，5 3.3，5，12 -40～85 Macronix NOR FN CHE 100ns 1萬(wàn)次 50ms 5 5 0～70 Nexcom EEPROM FN FN 850ns 10萬(wàn)次 2.5ms 2.7，5 2.7，5 -40～85 三星 NAND FN FN 10us 100萬(wàn)次 5ms 3.3 3.3 -40～85 夏普 NOR FN CHE 80ns 10萬(wàn)次 600ms 2.7，5 5 -40～85 東芝 NAND FN FN 225us 1萬(wàn)次 7ms 5 5 0～70 Xicor EEPROM FN FN 1us 10萬(wàn)次 10ms 1.8，2.7，5 1.8，2.7，5 -40～85 ---------------------------------------------------------------------------- 由于在CHE注入過(guò)程中，浮柵下面的氧化層面積較小，所以對(duì)浮柵下面的氧化層損害較小，因此其可靠性較高，但缺點(diǎn)是編程效率低，F(xiàn)N法用低電流進(jìn)行編程，因而能進(jìn)行高效而低功耗的工作，所以在芯片上電荷泵的面積就可以做得很小。 為了減少閃速存儲(chǔ)器的單元面積，可以采用負(fù)柵壓偏置。由于在字線(接存儲(chǔ)單元的柵)上接了負(fù)壓，接到源上的電壓就可以減小，從而減少了雙重?cái)U(kuò)散的必要性。所以源結(jié)可以減小到0.2um。負(fù)柵偏置的閃速存儲(chǔ)器還有一個(gè)優(yōu)點(diǎn)，就是通過(guò)字線施加負(fù)壓可以實(shí)現(xiàn)字組(sector)擦除(通常一個(gè)字組為2k個(gè)以上的字節(jié))。表4給出了負(fù)柵偏置的閃速存儲(chǔ)單元在各種情況下各端的電壓值。 表4 負(fù)柵偏置的閃速存儲(chǔ)單元各端電壓 ------------------------------------------------------------------------- 編 程 擦 除 讀 Vg/V 12 -7.5 5 Vd/V 6 懸浮 1 Vs/V 地 6.5 地 ------------------------------------------------------------------------- 2.2 電路工作原理 下面以一種1Mb閃速存儲(chǔ)器為例，來(lái)說(shuō)明閃速存儲(chǔ)器的擦除和編程。當(dāng)擦除時(shí)，陣列中所有單元的源結(jié)都接到12V電壓，所有字節(jié)都接地，內(nèi)部擦除確認(rèn)電路和適當(dāng)?shù)牟脸惴ㄏ嘟Y(jié)合，使擦除閾值小于Vtemax。如果一些字節(jié)需要擦除多于1次才能達(dá)到希望的擦除閾值Vtemax，那么擦除和驗(yàn)證程序?qū)⑦M(jìn)行迭代。當(dāng)選擇柵和漏結(jié)接高電位，而源端接地時(shí)，熱電子由漏結(jié)注入到浮柵，內(nèi)部編程確認(rèn)電路保證單元的編程閾值大于或等于Vtpmin。由于編程發(fā)生在漏結(jié)，而擦除發(fā)生在源結(jié)，所以應(yīng)分別對(duì)它們進(jìn)行優(yōu)化。 3 “與非”結(jié)構(gòu)的閃速存儲(chǔ)器 自從80年代末期“與非”(NAND)閃速存儲(chǔ)器問(wèn)世以來(lái)，由于其密度高、性能優(yōu)良，其應(yīng)用已擴(kuò)展到一些大容量的存儲(chǔ)領(lǐng)域。對(duì)于大容量應(yīng)用，單存儲(chǔ)位的價(jià)格是一個(gè)主要因素，并且出現(xiàn)了多重單元(multilevelcell)閃速存儲(chǔ)器(即在不增大物理單元數(shù)的前提下存儲(chǔ)密度提高2～3倍)，以降低價(jià)格，但同時(shí)犧牲了讀出和編程性能。 “與非”閃速存儲(chǔ)器在編程和擦除操作中都利用FN隧道效應(yīng)，以減少功耗，并允許以頁(yè)為基礎(chǔ)的編程操作，大大提高了編程效率。另一個(gè)優(yōu)點(diǎn)是工藝簡(jiǎn)單，并且由于源漏結(jié)構(gòu)簡(jiǎn)單，單元可以做得很小，多重單元概念與“與非”閃速存儲(chǔ)器結(jié)合是解決大容量存儲(chǔ)的理想選擇。 在“與非”閃速存儲(chǔ)器中，多個(gè)串聯(lián)的單元構(gòu)成了一個(gè)“與非”串(NANDstring)，而這些位串分享一個(gè)公共的陣列地線(AGL)，如圖2所示。當(dāng)對(duì)一個(gè)選擇的單元存取數(shù)據(jù)時(shí)，在同一位串中未選擇的單元必須作為旁路晶體管，但這些未選擇的單元的編程態(tài)會(huì)影響該位串的電流，位串電流的變化會(huì)引起單元Vth漂移。陣列地的擾動(dòng)是使單元Vth漂移的另一個(gè)因素。這是因?yàn)樵贏GL線中存在電阻，在讀出和編程操作時(shí)，源電壓會(huì)升高，所以應(yīng)盡量增加用鋁做AGL的數(shù)量。 一個(gè)64Mb的“與非”閃速存儲(chǔ)器如圖3所示。表5給出了64Mb閃速存儲(chǔ)器的性能。 表5 64Mb“與非”閃速存儲(chǔ)器的主要性能 ------------------------------------------------------------------------- 工 藝 0.4，p型襯底CMOS，三阱，雙層多晶，單層鋁 有效單元面積 1.1um2 芯片面積 7.21×16.60=120mm2 IPO厚度 17nm 隧道氧化層厚度 9nm 柵氧 40nm(高壓)，11nm(低壓) 電源電壓 3.3V 結(jié)構(gòu) (8M+256k)×8 頁(yè)大小 (512+16)字節(jié) 擦除字組大小 (16k+256)字節(jié) 頁(yè)編程時(shí)間 90us/頁(yè) 字組擦除時(shí)間 2ms/字組 ------------------------------------------------------------------------- 4 閃速存儲(chǔ)器中的誤差校正(ECC)技術(shù) 在閃速存儲(chǔ)器中，用浮柵上電荷的多少來(lái)代表邏輯“0”和邏輯“1”。在擦除和編程過(guò)程中，由于隧道氧化層中存在高能電子的注入和發(fā)射，會(huì)帶來(lái)缺陷和陷阱的產(chǎn)生。存儲(chǔ)在浮柵上的電子會(huì)通過(guò)隧道氧化層的缺陷和陷阱泄漏。在讀出時(shí)，由于VCC加到控制柵，浮柵慢慢地收集電子。電子的泄漏和收集引起了存儲(chǔ)晶體管閾值電壓的減少或增大，并且可能引起隨機(jī)位失效。 閃速存儲(chǔ)器系統(tǒng)必須保證即使在經(jīng)過(guò)105～106次擦寫(xiě)后存儲(chǔ)的數(shù)據(jù)仍然能保持10年。通常用誤差校正技術(shù)來(lái)提高閃速存儲(chǔ)器的可靠性。在ATA卡中，采用閃速控制器，包括ATA接口來(lái)處理閃速芯片的讀寫(xiě)，如圖4所示。 近年來(lái)，不帶控制器的單閃速芯片的應(yīng)用市場(chǎng)，如私人數(shù)字助理(personaldigitalassistants，PDAs)、IC卡和數(shù)字?jǐn)z象機(jī)等正在擴(kuò)大，所以需要直接和CPU相連的閃速存儲(chǔ)器。盡管帶ECC的閃速存儲(chǔ)器芯片與不帶ECC的閃速存儲(chǔ)器芯片相比，芯片面積增大10％，但其價(jià)格卻低。 在閃速存儲(chǔ)器中，擦除操作以字組為單位進(jìn)行，所以除了位出錯(cuò)率外(一般要求出錯(cuò)率低于10-15)，還引入字組出錯(cuò)率，即在一個(gè)字組中出現(xiàn)錯(cuò)誤的概率。對(duì)于8kb，字組出錯(cuò)率要求小于10-10。 圖6給出了并行ECC、串行ECC、壓縮ECC的芯片面積增加率、功耗和隨機(jī)存取時(shí)間的對(duì)比。在估算單元面積和功耗時(shí)，假定I/O數(shù)據(jù)長(zhǎng)度是8位，存儲(chǔ)陣列靈敏度放大器占70％的芯片面積。芯片中ECC的數(shù)目為8，由10個(gè)校驗(yàn)位而帶來(lái)的存儲(chǔ)單元、靈敏度放大器芯片面積的增加量為1.4％。假定在沒(méi)有ECC時(shí)，隨機(jī)存取時(shí)間為10us，對(duì)于一般平行處理ECC，10個(gè)200輸入端異或校正產(chǎn)生器和512個(gè)10輸入邏輯錯(cuò)誤校正電路同時(shí)工作，在10ns的門(mén)延遲內(nèi)校正錯(cuò)誤碼，這樣增加的芯片面積為43％，峰值電流為600mA；對(duì)于一般串行處理ECC，8個(gè)522位寄存器在串行讀時(shí)都處于工作狀態(tài)，所以平均電流增大到50mA；雖然存儲(chǔ)時(shí)間增加1.5倍，但增加的芯片面積僅為串行ECC的2/17，而且功耗電流壓縮到11mA。 圖7給出了累計(jì)字組出錯(cuò)率與擦寫(xiě)周期的關(guān)系。實(shí)線和虛線分別表示帶ECC和不帶ECC電路的字組出錯(cuò)率。如果字組的大小為8kb(包括128個(gè)ECC字)。在沒(méi)有ECC時(shí)，當(dāng)字組中出現(xiàn)錯(cuò)誤時(shí)，該字組被認(rèn)為是一個(gè)失效字組；當(dāng)有ECC時(shí)，直到該字組的一個(gè)ECC字出現(xiàn)兩個(gè)錯(cuò)誤時(shí)，該字組才被認(rèn)為是出錯(cuò)的。所以，經(jīng)過(guò)100萬(wàn)次擦寫(xiě)后，累計(jì)字組出錯(cuò)率提高6個(gè)數(shù)量級(jí)。 5 深亞微米閃速存儲(chǔ)器技術(shù) 現(xiàn)在的閃速存儲(chǔ)器已發(fā)展到64Mb～128Mb。當(dāng)工藝水平進(jìn)一步發(fā)展時(shí)，商用閃速存儲(chǔ)器將發(fā)展到1/4微米時(shí)代，在這一時(shí)代，將面臨三個(gè)主要問(wèn)題。 (1)存儲(chǔ)單元的進(jìn)一步縮小將導(dǎo)致周邊電路設(shè)計(jì)規(guī)則的嚴(yán)重問(wèn)題。采用快速存取的方法，在不增加靈敏度放大器面積的前提下，保持了較高的單元密度，所以被認(rèn)為是解決這一問(wèn)題的較好方案。 (2)在深亞微米閃速存儲(chǔ)器中，電源電壓已降到2.5V，器件的功耗進(jìn)一步降低，其可靠性隨之提高。所以需要有一個(gè)精確的電壓產(chǎn)生器對(duì)存儲(chǔ)單元提供所需要的閾值電壓及較小的偏差。 (3)由于容量將達(dá)到256Mb，大容量存儲(chǔ)單元將導(dǎo)致介質(zhì)膜特性的偏移，所以必須采用高可靠性的電路設(shè)計(jì)技術(shù)。 5.1 壓縮的快速靈敏度放大器 采用自對(duì)準(zhǔn)工藝，閃速存儲(chǔ)器的存儲(chǔ)單元尺寸已從4F×2F縮小到3F×2F(F為器件的特征尺寸)，但是較小的單元面積將引起周邊電路設(shè)計(jì)規(guī)則的嚴(yán)重問(wèn)題。通常數(shù)據(jù)鎖存器和帶位線差分對(duì)的靈敏度放大器合并在一起。如果將靈敏度放大器和鎖存器分開(kāi)，并用四個(gè)晶體管將帶單邊位線的靈敏度放大器有選擇地連到四條位線，靈敏度放大器位于存儲(chǔ)單元陣列的兩側(cè)，位線有選擇地連接到放大器中，這就放松了版圖的間距。鎖存電路可以對(duì)每一根位線工作，采用短溝道MOS管可減少鎖存器的面積。圖8給出了0.25um工藝版圖間距的比較。當(dāng)帶位線對(duì)的靈敏度放大器位于被分割單元陣列的中部(通常設(shè)計(jì))時(shí)，模擬放大器(3.7～4.25F)和數(shù)字鎖存電路(3.2F)中都不能將晶體管尺寸縮小到3F。當(dāng)采用靈敏度放大器和鎖存器分開(kāi)的方案時(shí)，靈敏度放大器(2.5～3F)和鎖存電路(2～3F)都可采用小間距。 5.2 內(nèi)部參考電壓電路 應(yīng)用于CMOSLSI的參考電壓產(chǎn)生電路主要有E/D差分對(duì)、帶隙產(chǎn)生器和三阱雙極晶體管的動(dòng)態(tài)帶隙產(chǎn)生器三種。表6給出了它們的對(duì)比。 表6 CMOSLSI用參考電壓產(chǎn)生器對(duì)比 ------------------------------------------------------------------------- 三阱、動(dòng)態(tài)帶隙產(chǎn)生器 帶隙產(chǎn)生器 E/D差分對(duì) 工 藝 三阱 BiCMOS DMOS VCC依賴(lài)性 ±1％ ±1％ ±1％ 溫度依賴(lài)性 ±0.4％ ±0.4％ ±1％ 工藝依賴(lài)性 ±1％ ±1％ ±5％ 電源電壓/V ＜2.5 ＞3.3 ＜2.5 電流耗散/uA 5 5 5 ------------------------------------------------------------------------- 帶隙產(chǎn)生器的性能優(yōu)于基于E/DMOS管閾值之差的電壓電路，它的溫漂只有±0.4％，然而它需要較大的電源電壓(＞3.3V)，而且偏置電流大、工藝復(fù)雜(BiCMOS)。負(fù)柵偏置的閃速存儲(chǔ)器需要三阱結(jié)構(gòu)容易實(shí)現(xiàn)fT達(dá)200～500MHz，hFE為50～100的雙極晶體管，這對(duì)于參考電壓產(chǎn)生器來(lái)說(shuō)是足夠的。采用三阱雙極晶體管的動(dòng)態(tài)帶隙產(chǎn)生器的主要特點(diǎn)是它在升高的電壓下工作，所以可在較低的電源電壓下得到較精確的參考電壓。采用動(dòng)態(tài)操作還減少了偏置電流和芯片面積。 目前采用0.25um、三層多晶硅、一層硅化物、三層金屬工藝的128Mb閃速存儲(chǔ)器已經(jīng)報(bào)道，工作電壓為2.5V，存儲(chǔ)單元尺寸僅為0.4um2，典型字組(512個(gè)字節(jié))的擦除時(shí)間為1ms，字組編程時(shí)間為1ms，芯片面積為105mm2。 6 閃速存儲(chǔ)器的應(yīng)用與市場(chǎng)分析 1993年，世界閃速存儲(chǔ)器的銷(xiāo)售額為5.9億美元，1997年為36.5億美元，預(yù)計(jì)到1998年為44.3億美元，在MOS存儲(chǔ)器市場(chǎng)中是增長(zhǎng)最快的。 閃速存儲(chǔ)器的主要應(yīng)用領(lǐng)域?yàn)橛?jì)算機(jī)、通信、軍事/航天、商業(yè)、工業(yè)自動(dòng)化等。在計(jì)算機(jī)方面的應(yīng)用越來(lái)越多，到1998年能占到64％，而在軍事/航天領(lǐng)域的應(yīng)用約占3％左右。 由于閃速存儲(chǔ)器潛在的優(yōu)勢(shì)，它在正在到來(lái)的nomadiccomputing領(lǐng)域起主要作用，它的作用也正從BIOS和CellorPhones到數(shù)字?jǐn)z象機(jī)。 7 結(jié)束語(yǔ) 閃速存儲(chǔ)器從1987年問(wèn)世，歷經(jīng)短短的10年時(shí)間，存儲(chǔ)容量已從256kb發(fā)展到128Mb，提高了500倍；工藝水平從2um，經(jīng)過(guò)1um、0.6um、0.4um、發(fā)展到0.25um，縮小到1/8；單元面積從64um2縮小到0.4um2，其發(fā)展速度是十分驚人的。 我國(guó)閃速存儲(chǔ)器的研究剛剛起步，目前仍停留在預(yù)研階段，正在進(jìn)行0.8um單項(xiàng)工藝實(shí)驗(yàn)和存儲(chǔ)單元的研究，應(yīng)加大這方面的投入，縮小與國(guó)外的差距。 |
