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1 引言 80年代中期以來，EPROM的容量每兩年翻一番。通用E2PROM與EPROM相比，具有價格低、擦除簡單等優點，但由于每個存儲單元有兩只晶體管，開發大容量E2PROM是非常困難的。用2um工藝制作的兩管E2PROM的最大容量為64kb。Masupka等人利用只有1只晶體管的E2PROM單元和新的擦除/編程電路技術及高速靈敏度放大器，于1987年報道了第一塊256kb閃速E2PROM(即閃速存儲器)。之所以稱為閃速，是因為它能同時、快速地擦除所有單元。表1比較了第一塊閃速存儲器與EPROM、一次編程PROM、E2PROM的性能。 表1 閃速存儲器、EPROM、一次編程PROM、E2PROM的性能對比 ------------------------------------------------------------------------- UV-EPROM 一次編程PROM 雙管E2PROM 閃速存儲器 封裝 窗口陶瓷封裝 塑封 塑封 塑封 擦除時間 20min 不可擦除 1ms 100us 編程時間 ＜1ms ＜1ms ＜1ms 100us 單元面積/um2 64 64 270 64 芯片面積/mm2 32.9 32.9 98 32.9 可靠性 篩選方法 非篩選 篩選 篩選 擦除方法 紫外線 不能擦除 電可擦除 電可擦除 ------------------------------------------------------------------------- 常規的紫外線擦除EPROM由于采用陶瓷封裝，需要一個擦除窗口，所以價格比較高，而且擦除時需要在紫外光下照射20分鐘。一次編程PROM在編程后就不能再擦除。由于常規E2PROM每個單元中有兩只晶體管，所以單元面積很大，用2um設計規則設計的256kb E2PROM的面積至少達98mm2。閃速存儲器的單元面積僅為常規E2PROM的1/4，所以容量可以做得很大，閃速存儲器是要求存儲器容量不斷擴大的產物。 1989年報道了1Mb的閃速存儲器，采用以EPROM工藝為基礎的CMOS工藝，單元面積為15.2um2，存取時間為9ns，片擦除時間為900ms，編程速度為10μs/字節，芯片面積為5.74mm x 6.75mm，表2給出了主要的器件參數。 表2 1Mb閃速存儲器的主要參數 ------------------------------------------------------------------------- 工 藝 單 元 縱向尺寸 器 件 1.0um光刻 面積3.8um×4um Tox=25nm 芯片面積：38.8um2 2層多晶 隧道氧化層：10nm 有效N+P=0.9um 組織結構：128k×8 n阱 讀出電流＝95uA Xjn=0.3um 存取時間：90ns 擦除時間＝900ms Xjp=0.6um 功耗：8mA 編程時間＝100us/字節 靜態功耗：4uA 封裝：32pin陶瓷 ------------------------------------------------------------------------- 1994年，Atsumi等人報道了用0.6um、三阱、雙層多晶硅、單鋁CMOS工藝制作的16Mb閃速存儲器，存儲時間為73ns，編程速度為10us/字節，單元尺寸為2.0um×1.7um，芯片面積為17.32mm×7.7mm。 近幾年，采用0.4um工藝的64～128Mb閃速存儲器已大量報道。采用0.25um工藝的閃速存儲器也已問世，工作電壓為2.5V，芯片面積為105.9mm2。本文主要論述閃速存儲器的原理及技術動向。 2 閃速存儲器的工作原理 2.1 單元的工作原理 主要有兩種技術來改變存儲在閃速存儲器單元的數據：溝道熱電子注入(CHE)和Fowler-Nordheim隧道效應(FN隧道效應)。所有的閃速存儲器都采用FN隧道效應來進行擦除。至于編程，有的采用CHE方法，有的采用FN隧道效應方法。表3給出了幾家主要閃速存儲器廠家的存儲單元性能。 表3 典型的閃速存儲器單元性能 ---------------------------------------------------------------------------- 廠 家 技 術 擦除 編程 讀延遲 耐久性 擦除時間 電源電壓/V 編程和擦除電壓/V 工作溫度/℃ AMD NOR FN CHE 90ns 10萬次 1s 5 5 -40～85 Atmel EEPROM FN CHE 3.3us 10萬次 10ms 2.7，5 2.7，5 -40～85 日立 AND FN FN 5us 1萬次 125us 3.3 3.3 0～70 Intel NOR FN CHE 85ns 10萬次 1s 2.7，5 3.3，5，12 -40～85 Macronix NOR FN CHE 100ns 1萬次 50ms 5 5 0～70 Nexcom EEPROM FN FN 850ns 10萬次 2.5ms 2.7，5 2.7，5 -40～85 三星 NAND FN FN 10us 100萬次 5ms 3.3 3.3 -40～85 夏普 NOR FN CHE 80ns 10萬次 600ms 2.7，5 5 -40～85 東芝 NAND FN FN 225us 1萬次 7ms 5 5 0～70 Xicor EEPROM FN FN 1us 10萬次 10ms 1.8，2.7，5 1.8，2.7，5 -40～85 ---------------------------------------------------------------------------- 由于在CHE注入過程中，浮柵下面的氧化層面積較小，所以對浮柵下面的氧化層損害較小，因此其可靠性較高，但缺點是編程效率低，FN法用低電流進行編程，因而能進行高效而低功耗的工作，所以在芯片上電荷泵的面積就可以做得很小。 為了減少閃速存儲器的單元面積，可以采用負柵壓偏置。由于在字線(接存儲單元的柵)上接了負壓，接到源上的電壓就可以減小，從而減少了雙重擴散的必要性。所以源結可以減小到0.2um。負柵偏置的閃速存儲器還有一個優點，就是通過字線施加負壓可以實現字組(sector)擦除(通常一個字組為2k個以上的字節)。表4給出了負柵偏置的閃速存儲單元在各種情況下各端的電壓值。 表4 負柵偏置的閃速存儲單元各端電壓 ------------------------------------------------------------------------- 編 程 擦 除 讀 Vg/V 12 -7.5 5 Vd/V 6 懸浮 1 Vs/V 地 6.5 地 ------------------------------------------------------------------------- 2.2 電路工作原理 下面以一種1Mb閃速存儲器為例，來說明閃速存儲器的擦除和編程。當擦除時，陣列中所有單元的源結都接到12V電壓，所有字節都接地，內部擦除確認電路和適當的擦除算法相結合，使擦除閾值小于Vtemax。如果一些字節需要擦除多于1次才能達到希望的擦除閾值Vtemax，那么擦除和驗證程序將進行迭代。當選擇柵和漏結接高電位，而源端接地時，熱電子由漏結注入到浮柵，內部編程確認電路保證單元的編程閾值大于或等于Vtpmin。由于編程發生在漏結，而擦除發生在源結，所以應分別對它們進行優化。 3 “與非”結構的閃速存儲器 自從80年代末期“與非”(NAND)閃速存儲器問世以來，由于其密度高、性能優良，其應用已擴展到一些大容量的存儲領域。對于大容量應用，單存儲位的價格是一個主要因素，并且出現了多重單元(multilevelcell)閃速存儲器(即在不增大物理單元數的前提下存儲密度提高2～3倍)，以降低價格，但同時犧牲了讀出和編程性能。 “與非”閃速存儲器在編程和擦除操作中都利用FN隧道效應，以減少功耗，并允許以頁為基礎的編程操作，大大提高了編程效率。另一個優點是工藝簡單，并且由于源漏結構簡單，單元可以做得很小，多重單元概念與“與非”閃速存儲器結合是解決大容量存儲的理想選擇。 在“與非”閃速存儲器中，多個串聯的單元構成了一個“與非”串(NANDstring)，而這些位串分享一個公共的陣列地線(AGL)，如圖2所示。當對一個選擇的單元存取數據時，在同一位串中未選擇的單元必須作為旁路晶體管，但這些未選擇的單元的編程態會影響該位串的電流，位串電流的變化會引起單元Vth漂移。陣列地的擾動是使單元Vth漂移的另一個因素。這是因為在AGL線中存在電阻，在讀出和編程操作時，源電壓會升高，所以應盡量增加用鋁做AGL的數量。 一個64Mb的“與非”閃速存儲器如圖3所示。表5給出了64Mb閃速存儲器的性能。 表5 64Mb“與非”閃速存儲器的主要性能 ------------------------------------------------------------------------- 工 藝 0.4，p型襯底CMOS，三阱，雙層多晶，單層鋁 有效單元面積 1.1um2 芯片面積 7.21×16.60=120mm2 IPO厚度 17nm 隧道氧化層厚度 9nm 柵氧 40nm(高壓)，11nm(低壓) 電源電壓 3.3V 結構 (8M+256k)×8 頁大小 (512+16)字節 擦除字組大小 (16k+256)字節 頁編程時間 90us/頁 字組擦除時間 2ms/字組 ------------------------------------------------------------------------- 4 閃速存儲器中的誤差校正(ECC)技術 在閃速存儲器中，用浮柵上電荷的多少來代表邏輯“0”和邏輯“1”。在擦除和編程過程中，由于隧道氧化層中存在高能電子的注入和發射，會帶來缺陷和陷阱的產生。存儲在浮柵上的電子會通過隧道氧化層的缺陷和陷阱泄漏。在讀出時，由于VCC加到控制柵，浮柵慢慢地收集電子。電子的泄漏和收集引起了存儲晶體管閾值電壓的減少或增大，并且可能引起隨機位失效。 閃速存儲器系統必須保證即使在經過105～106次擦寫后存儲的數據仍然能保持10年。通常用誤差校正技術來提高閃速存儲器的可靠性。在ATA卡中，采用閃速控制器，包括ATA接口來處理閃速芯片的讀寫，如圖4所示。 近年來，不帶控制器的單閃速芯片的應用市場，如私人數字助理(personaldigitalassistants，PDAs)、IC卡和數字攝象機等正在擴大，所以需要直接和CPU相連的閃速存儲器。盡管帶ECC的閃速存儲器芯片與不帶ECC的閃速存儲器芯片相比，芯片面積增大10％，但其價格卻低。 在閃速存儲器中，擦除操作以字組為單位進行，所以除了位出錯率外(一般要求出錯率低于10-15)，還引入字組出錯率，即在一個字組中出現錯誤的概率。對于8kb，字組出錯率要求小于10-10。 圖6給出了并行ECC、串行ECC、壓縮ECC的芯片面積增加率、功耗和隨機存取時間的對比。在估算單元面積和功耗時，假定I/O數據長度是8位，存儲陣列靈敏度放大器占70％的芯片面積。芯片中ECC的數目為8，由10個校驗位而帶來的存儲單元、靈敏度放大器芯片面積的增加量為1.4％。假定在沒有ECC時，隨機存取時間為10us，對于一般平行處理ECC，10個200輸入端異或校正產生器和512個10輸入邏輯錯誤校正電路同時工作，在10ns的門延遲內校正錯誤碼，這樣增加的芯片面積為43％，峰值電流為600mA；對于一般串行處理ECC，8個522位寄存器在串行讀時都處于工作狀態，所以平均電流增大到50mA；雖然存儲時間增加1.5倍，但增加的芯片面積僅為串行ECC的2/17，而且功耗電流壓縮到11mA。 圖7給出了累計字組出錯率與擦寫周期的關系。實線和虛線分別表示帶ECC和不帶ECC電路的字組出錯率。如果字組的大小為8kb(包括128個ECC字)。在沒有ECC時，當字組中出現錯誤時，該字組被認為是一個失效字組；當有ECC時，直到該字組的一個ECC字出現兩個錯誤時，該字組才被認為是出錯的。所以，經過100萬次擦寫后，累計字組出錯率提高6個數量級。 5 深亞微米閃速存儲器技術 現在的閃速存儲器已發展到64Mb～128Mb。當工藝水平進一步發展時，商用閃速存儲器將發展到1/4微米時代，在這一時代，將面臨三個主要問題。 (1)存儲單元的進一步縮小將導致周邊電路設計規則的嚴重問題。采用快速存取的方法，在不增加靈敏度放大器面積的前提下，保持了較高的單元密度，所以被認為是解決這一問題的較好方案。 (2)在深亞微米閃速存儲器中，電源電壓已降到2.5V，器件的功耗進一步降低，其可靠性隨之提高。所以需要有一個精確的電壓產生器對存儲單元提供所需要的閾值電壓及較小的偏差。 (3)由于容量將達到256Mb，大容量存儲單元將導致介質膜特性的偏移，所以必須采用高可靠性的電路設計技術。 5.1 壓縮的快速靈敏度放大器 采用自對準工藝，閃速存儲器的存儲單元尺寸已從4F×2F縮小到3F×2F(F為器件的特征尺寸)，但是較小的單元面積將引起周邊電路設計規則的嚴重問題。通常數據鎖存器和帶位線差分對的靈敏度放大器合并在一起。如果將靈敏度放大器和鎖存器分開，并用四個晶體管將帶單邊位線的靈敏度放大器有選擇地連到四條位線，靈敏度放大器位于存儲單元陣列的兩側，位線有選擇地連接到放大器中，這就放松了版圖的間距。鎖存電路可以對每一根位線工作，采用短溝道MOS管可減少鎖存器的面積。圖8給出了0.25um工藝版圖間距的比較。當帶位線對的靈敏度放大器位于被分割單元陣列的中部(通常設計)時，模擬放大器(3.7～4.25F)和數字鎖存電路(3.2F)中都不能將晶體管尺寸縮小到3F。當采用靈敏度放大器和鎖存器分開的方案時，靈敏度放大器(2.5～3F)和鎖存電路(2～3F)都可采用小間距。 5.2 內部參考電壓電路 應用于CMOSLSI的參考電壓產生電路主要有E/D差分對、帶隙產生器和三阱雙極晶體管的動態帶隙產生器三種。表6給出了它們的對比。 表6 CMOSLSI用參考電壓產生器對比 ------------------------------------------------------------------------- 三阱、動態帶隙產生器 帶隙產生器 E/D差分對 工 藝 三阱 BiCMOS DMOS VCC依賴性 ±1％ ±1％ ±1％ 溫度依賴性 ±0.4％ ±0.4％ ±1％ 工藝依賴性 ±1％ ±1％ ±5％ 電源電壓/V ＜2.5 ＞3.3 ＜2.5 電流耗散/uA 5 5 5 ------------------------------------------------------------------------- 帶隙產生器的性能優于基于E/DMOS管閾值之差的電壓電路，它的溫漂只有±0.4％，然而它需要較大的電源電壓(＞3.3V)，而且偏置電流大、工藝復雜(BiCMOS)。負柵偏置的閃速存儲器需要三阱結構容易實現fT達200～500MHz，hFE為50～100的雙極晶體管，這對于參考電壓產生器來說是足夠的。采用三阱雙極晶體管的動態帶隙產生器的主要特點是它在升高的電壓下工作，所以可在較低的電源電壓下得到較精確的參考電壓。采用動態操作還減少了偏置電流和芯片面積。 目前采用0.25um、三層多晶硅、一層硅化物、三層金屬工藝的128Mb閃速存儲器已經報道，工作電壓為2.5V，存儲單元尺寸僅為0.4um2，典型字組(512個字節)的擦除時間為1ms，字組編程時間為1ms，芯片面積為105mm2。 6 閃速存儲器的應用與市場分析 1993年，世界閃速存儲器的銷售額為5.9億美元，1997年為36.5億美元，預計到1998年為44.3億美元，在MOS存儲器市場中是增長最快的。 閃速存儲器的主要應用領域為計算機、通信、軍事/航天、商業、工業自動化等。在計算機方面的應用越來越多，到1998年能占到64％，而在軍事/航天領域的應用約占3％左右。 由于閃速存儲器潛在的優勢，它在正在到來的nomadiccomputing領域起主要作用，它的作用也正從BIOS和CellorPhones到數字攝象機。 7 結束語 閃速存儲器從1987年問世，歷經短短的10年時間，存儲容量已從256kb發展到128Mb，提高了500倍；工藝水平從2um，經過1um、0.6um、0.4um、發展到0.25um，縮小到1/8；單元面積從64um2縮小到0.4um2，其發展速度是十分驚人的。 我國閃速存儲器的研究剛剛起步，目前仍停留在預研階段，正在進行0.8um單項工藝實驗和存儲單元的研究，應加大這方面的投入，縮小與國外的差距。 |
