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1 概述 數字壓縮技術的發展，為衛星數字視頻廣播提供了有力的技術支持。目前雖然尚未形成全球公認的標準，但歐洲DVB-S的提出，無疑是一種可資參考的方案。L64724正是基于這一標準由LSI公司推出的一種性能較全面的數字視頻衛星解碼芯片。 對系統設計者來講，L64724能以最低的成本實現最大集成度和靈活性，而且在使用時外接元件最少。 2 性能特點 L64724具有以下特性： ●可支持DVB和DSS系統； ●BPSK/QPSK速率可達45兆波特； ●內有滾降系數為20%和35%的平方根升余弦匹配濾波器； ●具有可工作在1～45兆波特之間的反失真濾器，無須切換至外接SAM或低通濾波器； ●可在片進行數字時鐘同步和數字載波同步； ●能通過芯片上的微控制器自動獲取解調模式和調諧控制； ●可用集成鎖相環保證時鐘同步； ●具有快速信道切換模式； ●內含自動增益控制電源； ●內含可編程維特比譯碼模塊，包括1/2，2/3，3/4，5/6，6/7，7/8等各種速率，并能實現自動同步； ●內含（204/188），（146/130）RS譯碼器； ●可編程實現解交織、RS譯碼和解擾的同步； ●對信道性能檢測可自動監控； ●卷積解交織的深度為12； ●其串行主機接口與LSI邏輯串行控制總線接口兼容； ●具有降壓模式。 3 L64724的內部結構和引腳說明 3.1 內部結構 圖1所示是L64724的內部功能圖，它主要包含兩個模塊：BPSK/QPSK解調器和FEC譯碼器。圖1中，數據和地址總線以上的部分為BPSK/QPSK解調器，以下為FEC譯碼器。 BPSK/QPSK解調器是從相位解調制的模擬信號中抽取數字信號。 FEC譯碼模塊是一個完整的采用維特比內碼和RS外碼的前向糾錯譯碼器。該譯碼器包含了所有可能的同步，以及解交織和解擾功能。 3.2 封裝及管腳說明 L64724有100-腳PQFP和80-腳TQFP兩種封裝形式。表1所列是常用的關鍵管腳說明。 表1 L64724的管腳說明
4 L64714的應用說明 L64724的工作參數有直流和交流以及電容等參數。在通常情況下，各參數都不能用到極限情況，否則可能導致芯片的永久損壞。L64724的重要工作參數如表2所列。 表2 L64724的主要工作參數
由于該芯片的參數要求較高，因此，建議用戶將直流供電電壓VDD設置在3.14～3.47V之間，工作溫度TA范圍為0～70℃，機箱溫度Tc為0～85℃。在TA=25℃，VIN=3.3V，頻率為1MHz時，最好使用5pF垢電容作為輸入電容CIN和輸出電容COUT。 表3 參數配置
5 L64724的典型應用 L64724的使用，首先必須注意其內部或外部的各種接口，包括信道接口、信道時鐘接口、信道數據輸出接口、PLL接口、A/D接口、AGC/時鐘控制接口、微控制器接口、控制信號接口等。其中信道接口（channel interface）用于從衛星調諧電路接收輸入信號，信道時鐘用來標示數據時鐘，為上升沿觸發。信道數據輸出接口是L64724送出數據的通路。在譯碼器機頂盒的實現電路中，該接口一般應連接到復用器的輸入口。微控制器接口用于將芯片與微控制器相連。控制信號接口用來控制L64724的工作。 L64724是一種可編程邏輯器件，我們可以通過對其接口和內部寄存器設置的改變來使其滿足不同的需要。需時鐘和輸入數據是決定電路穩定性的關鍵。 5.1 數據和時鐘控制方案 如圖2所示，L64724中的輸入時鐘信號CLK可用來實現信道譯碼系統中的可能配置，它由外部晶振產生，同時由CLK通過內部鎖相環PLL來產生采樣時鐘PCLK，以便用來驅動模數轉換器（ADC）、解調器、前向糾錯（FEC）等三個模塊。PCLK最高可工作在90MHz左右。由晶振產生的CLK可作為PLL的基準時鐘，一般在15～60MHz之間。控制時鐘LCLK是PLL經CLK-DIV2分頻得到的，即LCLK=CLK/CLK-DIV2。 5.2 L64724的應用電路 L64724是一種功能很全面的芯片，筆者在電路的應用過程中深深體會到了它優越靈活的性能。L64724主要用于衛星數字電視接收機實現電路，它是按歐洲的DVB標準中的衛星傳輸方案來設計的。用這種芯片可在接收機盒的設計中起到事半功倍的效果。圖3所示是一種機頂盒設計的電路方案，它主要包含三部分，其核心部分是由L64724組成的衛星譯碼器，還有由L64008組成的將MPEG-2碼流傳輸到去復用器的電路以及由L64005構成的視頻/音頻譯碼器。當電路接收到由衛星傳來的信號后，由調諧電路選出有用信號送入L64724，在信號進入L64724之后先由前端將模擬信號采樣變為數字信號，并在L64724內部進行可編程設定所需參數，在達到規定性能指標后，再通過串行總線控制傳入L64008去復用器進行處理。最后與DRAM交換數據并將結果送入L64005經視頻譯碼后變為所需的音頻和視頻信號并分兩路輸出。而圖3中的串行數據總線則通過編程控制片內各單元，片內各單元的信息獲得均由該總線提供。 5.3 電路設計中的參數配置 在L64724的應用中，可通過微控制器接口對片內的參數進行配置，以達到最優性能。為方便讀者應用。表3提供了一組分別適用于高、低數據速度的QPSK解調和FEC的配置參數，該配置是經實驗驗證較為優化的一組參數，可供讀者參考。 6 結束語 該衛星解碼接收電路可在上述電路中對L64724的參數進行設定，包括對傳輸速率、ADC采樣頻率、晶振頻率、內碼的碼率等進行編程控制。對于不同的參數配置，各引腳的接法也有所不同，同時還應注意芯片的工作條件，以免使芯片遭到永久性損壞。本文所介紹的電路及參數均經實踐驗證，是一種較為優化的電路配置，也是衛星傳輸體系中高清晰數字電視接收機的核心電路。 |
