Xilinx DRAM控制器

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SDR/DDR/DDR2/DDR3 控制器
SDR/DDR/DDR2/DDR3 Controller
SDR SDRAM 控制器
SDR SDRAM Controller
DDR SDRAM 控制器
DDR SDRAM Controller
DDR2 SDRAM 控制器
DDR2 SDRAM Controller
DDR3 SDRAM 控制器
DDR3 SDRAM Controller

我是一位在職者（北京），專業(yè)從事FPGA設(shè)計(jì)，有較多的空余時間，對FPGA有比較豐富的項(xiàng)目經(jīng)驗(yàn)（6年）。

熟練使用Virtex-5/Spartan-6/Virtex-6/7 Series  FPGA，熟悉SDR SDRAM接口時序，熟悉DDR SDRAM/DDR2 SDRAM/DDR3 SDRAM接口時序。

自行編寫符合SDR SDRAM接口時序的SDR SDRAM控制器，支持全頁突發(fā)模式，SDR
SDRAM控制器的CS寬度、Bank寬度、Row寬度、Column寬度、以及AC Timing參數(shù)（比如刷新時間、激活時間等）都是可編程的，突發(fā)數(shù)據(jù)長度可變，SDR SDRAM控制器已經(jīng)解決翻頁問題。
SDR SDRAM控制器以源代碼（Verilog HDL）形式提供，既可用于Altera FPGA，也可用于Xilinx FPGA，用戶訪問接口符合Avalon-MM Slave Burst Interface規(guī)范，控制器經(jīng)過嚴(yán)格驗(yàn)證，多次在實(shí)際項(xiàng)目中使用，被證明穩(wěn)定可靠。
SDR SDRAM控制器的最高時鐘頻率是166MHz。將SDR Controller進(jìn)行FIFO化或乒乓化操作，多次在實(shí)際項(xiàng)目中使用，被證明穩(wěn)定可靠。

熟練使用Virtex-5/Spartan-6/Virtex-6/7 Series FPGA MIG的DDR/DDR2/DDR3 Controller，支持DDR2 800以及DDR3 1600，將DDR2/DDR3 Controller進(jìn)行FIFO化或乒乓化操作，多次在實(shí)際項(xiàng)目中使用，被證明穩(wěn)定可靠。

如有SDR/DDR/DDR2/DDR3 SDRAM接口開發(fā)相關(guān)方面的技術(shù)合作，可隨時聯(lián)系我。

聯(lián)系方式：neteasy163z@163.com