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作者：myshitshit 再來說說做數字后端版圖的大概情況 Job Description: · Interface with IC Design/Verification team (timing and power constraints definition) · Writing, running, optimization of logic and physical synthesis scripts · In-depth knowledge of STA. Ablility to handle timing analysis for multiple modes and corners · Physical design Floor planning, place & route, clock tree synthesis, routing cleanup · Power IR & EM analysis · Parasitic extraction/SPEF/SDF generation · Physical Verification (DRC, ERC, LVS, ANTENNA) · Deep understanding of DSM effects (sub 65 nm experience preferred) Requirements: · Masters/Bachelor’s Degree in Electrical/Electronics Engineering or in related field · Tool skills: · Synopsys Design Compiler · PERL, TCL languages · Prime Time and constraint creation/modification · IR analysis tool such as PrimeRail, Redhawk · Synopsys ICC experience preferred · Calibre · Ability to speak and write English is a must, CET 6 · Self-motivated team player and able to work with minimum supervision · Minimum 3 years of physical design and timing closure experience · Willingness to take overseas business trip 以上是一個數字版圖工程師的基本要求，現在大芯片后端綜合基本都用ICC，也有用SOC encounter的,版圖嚴重基本都是Calibre 這個工作除了要求熟練使用工具，掌握底層電路原理外，讀懂工藝文件，很需要一些耐心與細致的性格，因為一般自動生成的版圖未必能滿足所有時序要求，而且會有一些drc錯誤，有時為了特殊目的也會做一些eco，這個就需要手工對版圖進行一些編輯。面對滿眼的連線，要逐一修改切保證沒有失誤，是對體力與腦力的雙重考驗。對這個工作崗位的要求其實也蠻高，不過由于其中一些雜活很耗費體力，所以一般公司也會找新人幫忙做后端的打雜工，然后逐漸學習成長。由于此類工具license基本是整個ic設計環節中最貴的，所以能有機會做后端綜合的人不太多，當然開的工資相對于邏輯設計也就屬于比較高的，這就相對于飛行員的工資比卡車司機高一樣。 當然一般做后端設計的除了某些公司招聘的應屆生逐漸上手的，還有一些是做手工版圖的后來轉行干這個，因為這個職位相對于全手工畫圖，工作量還是小一些的，而且聽上去更高級一點。一旦開始做這個東西，基本就沒有什么其他相關職位可以轉行去干了，做資深工程師是唯一選擇。 再說說仿真驗證工程師的要求 Job Description: Create verification plans for both block level and SoC level verification Create testbenches in SystemVerilog with OVM/UVM Utilize advanced verification techniques Write tools and scripts in Perl and other script languages to enhance the verification process Qualifications: Experience with SystemVerilog and OVM/UVM Experience with one or more simulators from the major EDA suppliers (Cadence, Mentor or Synopsys) Experience with standard IP blocks and protocols such as Ethernet, TCP/IP, IPSec, iSCSI, DDR3, PCIe Experience with advanced verification techniques like constrained random generation, functional coverage, assertions and formal verifiers Experience with tools for regression management, configuration management and bug tracking Good software skills in object oriented programming (OOP), C, C++, Perl, csh Good problem solving BS, MS or PhD in computer science or engineering 很久以前做數字電路的是沒有專門的驗證工程師的，甚至現在小點的公司，這個任務也由做數字邏輯的兼任。不過現在大部分項目都是整合ip，驗證的工作量反而更大一些，所以專門分離出來這個崗位。現在主流趨勢都是用SV的UVM,不過也有很多繼承之前項目的要用specman，當然也有繼續用verilog寫驗證平臺的，整體來說這個工作更適合之前習慣寫C++的人來做，對于習慣了RTL代碼的人，需要些時間接受這些以前專門用在軟件開發方面的思維方式。這個工作主要是設計驗證平臺，驗證用列并協同邏輯設計人員查找錯誤。很多公司新招的畢業生都會先做幾天驗證測試，跑跑仿真，這說明這個工作是門檻比較低的，但是這個門檻低僅針對開發驗證用列，設計一個高效方便的驗證平臺并不是很簡單的事情，很多公司仍然沿用Verilog編寫的驗證環境，估計主要因為找不到人能搭建一個基于新方法學有效的驗證環境。這個工作估計是電路設計崗位里邊最接近碼農的，當然也是需求人數最多的。這個崗位所開的工資，從畢業生的6，7k到大忽悠的20k以上，都是可能的，當然這個工作做成了領導，手下的人也是最多的。 |
