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作者：Luo Xin CMOS成像器圖像信號所使用的ADC，通常是與光電傳感器陣列設計在同一芯片上的。與任何用途的同類電路一樣，其主要的參數要求就是轉換精度和采樣速率。因為轉換誤差大于±1的位（bit）及其以下的位都被視為無效，所以轉換精度表現為轉換數據的字長。字長較長的數據可以轉換更大動態范圍的圖像信號，但是高位數ADC的采樣速率比較低，以至不能適應成像器的要求。況且在圖像模擬信號本身的信噪比不高的情況下，也沒有必要使用特別高位數的ADC。在高分辨率、高刷新率和高速的連續運動攝像要求的情況下，12bit字長的圖像數據被認為是可以接受的；而在高質量靜止圖像應用中，可以用到達16bit字長的數據。與成像器芯片的圖像分辨率、刷新率以及芯片上ADC的數量相配合，同時考慮到CMOS制造工藝可能達到的速度，ADC的采樣速率通常采用20- 150MSPS（Mega-Sample per second）。 
模擬電壓信號Vin經過理想ADC（圖7A）的變換，產生一個n bit二進制數列：Xn-1 Xn-2 Xn-3 ……X0，并且：Vin ≈ Vref * (Xn-1 * 1/2 + Xn-2 * 1/4 + Xn-3 * 1/8 ……X0 * 1/2n) 其中n為此二進制數列的字長位（bit）數；Xn為各位(bit)的值，取值0或者1；Xn-1為最高位MSB，X0為最低位LSB；以及Vref為ADC中比較器的參考電壓。 變換速率最快的模數轉換方案就是直接變換ADC，也被稱為Flash ADC，示意于圖7B。它是由一個線性階梯電阻網絡和連接在每個梯階上的一個比較器，以及編碼邏輯構成的。階梯電阻網絡和比較器實現模擬電壓的線性量化，而量化的最小分辨率就是相鄰梯階的電壓差。這種結構的ADC在輸入采樣保持的信號電壓后“立即”輸出變換的二進制數據，只需要延遲時間而不需要轉換節拍。但是對于n bit轉換數據，需要一個2n個梯階的電阻網絡和與階梯數相數量的比較器電路。即使一個8 bit的ADC也需要一個256階梯的電阻網絡和256個比較器，這不但使電路非常復雜而極大地增加了芯片版圖面積，且增加了所需的功耗。 逐次逼近型Successive Approximation ADC可以減小電路和版圖的尺寸，如果每“次”只比較1bit數據，電路只需要一個比較器，但是需要n個節拍才能最后完成n bit數據的轉換。譬如一個12 bit的ADC，需要花費12個節拍才能完成一個數據的轉換，這樣的速度難以滿足圖像轉換的要求。一些電路方案，如帶多位直接變換的逐次逼近ADC或流水線Pipeline ADC，可以幫助在轉換速率和電路尺寸之間取得折衷，以滿足CMOS成像器芯片上圖像ADC的要求。 圖7C所示意的電路結構，就是可能的折中方案之一。這是一種高速的逐次逼近型ADC，用一個直接變換ADC來取代1 bit的比較器。這個結構與任何類似的逐次逼近型ADC一樣，包括逐次逼近寄存器SAR-Successive Approximation Register，用來寄存每一次逼近的中間結果數據；DAC用于把SAR寄存的中間結果數據值轉換成模擬電壓；和輸入電壓與逼近電壓進行模擬減法運算的功能。其中直接變換ADC也包括一個電阻階梯網絡Resister Ladder，但是它通過多路模擬開關MUX提供給比較器以不同的階梯參考電壓值系列。 這里以一個逼近次數m=4，每次直接變換3 bit的12 bit變換方案，來說明電路的工作過程。其中的3 bit直接變換ADC包含有8個比較器，其比較的電阻階梯網絡是可變的。當第一次逼近m=1時，直接輸入經采樣保持的Vin電壓，這次的參考電壓階梯為1/8 Vref，產生第一次逼近數值A1[11:9]。 第二次逼近m=2時，比較輸入電壓為Vin與經DAC轉換的第一次近似的模擬電壓Va1的差值Vin-Va1，其中：Va1 = Vref * (X11 * 1/2 + X10 * 1/4 + X9 * 1/8)。這時的參考電壓階梯值為1 / 64 Vref，產生第二次逼近數值A2[8:6]，且與第一次逼近值在加法器上相加后得到A2[11:6]。 第三次逼近m=3時，比較輸入電壓為Vin與經DAC轉換的第二次近似的模擬電壓Va2的差值Vin-Va2，其中：Va2 = Vref * (X11 * 1/2 + X10 * 1/4 + X9 * 1/8 + X8 * 1/16 + X7 * 1/32 + X6 * 1/64)。這時的參考電壓階梯值為1 / 512 Vref，產生第三次逼近數值A3[5:3]，且與第二次逼近值在加法器上相加后得到A3[11:3]。 同樣在第四次逼近m=4時，比較輸入電壓為Vin與經DAC轉換的第三次近似的模擬電壓Va3的差值Vin - Va3，其中：Va3 = Vref * (X11 * 1/2 + X10 * 1/4 + X9 * 1/8 + X8 * 1/16 + X7 * 1/32 + X6 * 1/64 + X5 * 1/128 + X4 * 1/256 + X3 * 1/512)。這時的參考電壓階梯值為1 / 4096 Vref，產生第三次逼近數值A4[2:0]，且與第二次逼近值在加法器上相加后得到最后的輸出Dout[11:0]，完成全部變換。 4個節拍的ADC變換與12個節拍的變換速度相比提高了3倍，各種折中方式可以在電路的速度和尺寸之間找到不同的平衡，以滿足CMOS成像器的各種不同的性能要求。這個例子和其他方案中的時序Timing，通常用采樣保持時鐘頻率的整倍數實現的。所以在ADC中還需要一個鎖相環PLL子電路，來實現時序邏輯。 |
