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作者：Altera公司總編輯Ron Wilson 在一類產(chǎn)品發(fā)售之前，還沒有一種半導(dǎo)體工藝像20 nm節(jié)點(diǎn)這樣引起這么大的爭(zhēng)議。爭(zhēng)論在于，節(jié)點(diǎn)是否應(yīng)該等待即將投產(chǎn)的EUV光刻法。它并沒有：雙模式的布板雖然昂貴而且有局限，但是滿足了高分辨率掩膜層的需求。 在節(jié)點(diǎn)是否需要finFET晶體管上也有爭(zhēng)論。Intel、IBM和UMC持贊成態(tài)度；三星、TSMC和GLOBALFOUNDRIES則反對(duì)。TSMC以前曾有些模棱兩可，推進(jìn)了16 nm finFET半節(jié)點(diǎn)計(jì)劃。而影響最大的是，NVIDIA CEO Jen-Hsun Huang公開質(zhì)疑整個(gè)20 nm節(jié)點(diǎn)的經(jīng)濟(jì)可行性，他認(rèn)為，每個(gè)晶體管的成本永遠(yuǎn)不可能低于28 nm。 
圖1.20 nm技術(shù)逐漸成熟起來，其成本可能永遠(yuǎn)不會(huì)低于28 nm技術(shù)。 注釋:數(shù)據(jù)基于NVIDIA的公開數(shù) 雖然有爭(zhēng)論，但是，TSMC發(fā)布了其20 nm參考流程。已經(jīng)著手開始芯片設(shè)計(jì)。客戶已經(jīng)開始試用測(cè)試硅片。現(xiàn)在需要提出的問題是，20 nm芯片系統(tǒng)(SoC)產(chǎn)品代對(duì)于系統(tǒng)供應(yīng)商意味著什么。這一節(jié)點(diǎn)也僅僅只是摩爾定律發(fā)展的另一個(gè)臺(tái)階嗎?對(duì)于SoC用戶，它會(huì)帶來很大的新挑戰(zhàn)嗎?有沒有隱藏的風(fēng)險(xiǎn)?為找到答案，我們與20 nm硅片工程師進(jìn)行了交流，查閱了最近的會(huì)議論文。 非常具有挑戰(zhàn)性的工藝 20 nm節(jié)點(diǎn)的爭(zhēng)論在于它非常難以進(jìn)行投產(chǎn)，技術(shù)挑戰(zhàn)還僅僅是一個(gè)小問題。但是，從系統(tǒng)設(shè)計(jì)人員的角度看，使用SoC而不是開發(fā)它，所有的都可以歸結(jié)為5個(gè)關(guān)鍵點(diǎn)：成本、密度、速度、功耗和2.5D。系統(tǒng)設(shè)計(jì)人員的體驗(yàn)在很大程度上取決于芯片設(shè)計(jì)人員怎樣處理好這5個(gè)關(guān)鍵點(diǎn)的相互關(guān)系。 成本是最主要的。NVIDIA的Huang先生的觀點(diǎn)可能是正確的：隨著成本的大幅攀升，對(duì)于同樣數(shù)量的晶體管，20 nm一直要比28 nm昂貴得多。對(duì)于采用了大量非線性電路的SoC，例如，RF或者其他模擬晶體管，單片無源組件，以及靜電放電保護(hù)結(jié)構(gòu)等，成本差距要比僅采用高密度邏輯的SoC大得多。非常簡(jiǎn)單的是，對(duì)于SoC移植到20 nm，應(yīng)該有一些優(yōu)點(diǎn)——集成、性能、能效，以及IP應(yīng)用等，要優(yōu)于28 nm。否則，無法彌補(bǔ)額外的高成本。
圖2.將一個(gè)高分辨率的模板分成兩個(gè)獨(dú)立的低分辨率模板的簡(jiǎn)單例子。實(shí)踐中，實(shí)際使用雙模板需要有很多工藝步驟。 這就給我們帶來了密度問題：在同樣面積上，20 nm能否盡早完成工藝轉(zhuǎn)換。與28 nm相比，由于模板相關(guān)的設(shè)計(jì)規(guī)則導(dǎo)致降低了封裝效率，除此之外，20 nm每mm2的晶體管數(shù)量是其兩倍。芯片規(guī)劃人員通過幾種方法來使用越來越多的晶體管。 最明顯的方法是集成。如果您能夠?qū)蓚�(gè)28 nm SoC封裝到一個(gè)20 nm管芯中，結(jié)果是減小了芯片間延時(shí)，降低了I/O功耗，以及電路板級(jí)成本，這說明單位晶體管成本的提高是有好處的。而不明顯的是，規(guī)劃人員通過使用晶體管來提高性能或者能效。 一個(gè)非常簡(jiǎn)單的例子：如果一片SoC在主要工作模式上是DRAM受限的，有時(shí)候擴(kuò)大片內(nèi)RAM能夠有效地減少對(duì)DRAM的訪問，這樣能夠極大地提高性能，大幅度降低I/O功耗。而晶體管更典型的應(yīng)用是建立并行機(jī)制。在有大量線程、數(shù)據(jù)并行或者可以進(jìn)行流水線工作的應(yīng)用中，增加處理器要比提高時(shí)鐘頻率更有效。這一事實(shí)導(dǎo)致了從單核發(fā)展到多核SoC，在20 nm，將推動(dòng)從多核到很多核的發(fā)展。
圖3.總共10個(gè)主要處理器，這一Cavium芯片基站設(shè)計(jì)表明了并行發(fā)展趨勢(shì)。 可能有些令人吃驚的是，晶體管問題也影響了模擬電路性能。例如，FPGA供應(yīng)商Altera宣布，其28 nm工藝代芯片至芯片收發(fā)器最大速率從28 Gbps增加到20 nm FPGA的40 Gbps。這種增長(zhǎng)的部分原因當(dāng)然是來自更高的晶體管ft，以及雜散干擾的減小。Altera工程師說，而主要原因是更快、更復(fù)雜的數(shù)字均衡電路。此外，在很多其他應(yīng)用中，與20 nm相比，設(shè)計(jì)人員能夠使用更多的晶體管，通過數(shù)字化來增強(qiáng)模擬信號(hào)通路的性能。 增加晶體管也能夠降低功耗，但這聽起來可能有些相互矛盾。一個(gè)例子是，設(shè)計(jì)人員在20 nm繼續(xù)采用了復(fù)雜的功耗管理策略。使用精細(xì)的狀態(tài)機(jī)和控制電路，設(shè)計(jì)人員的時(shí)鐘選通和電源選通策略的粒度更精細(xì)。當(dāng)無法改變進(jìn)入寄存器的數(shù)據(jù)時(shí)，常用的方法是減小周期時(shí)鐘。當(dāng)整個(gè)子系統(tǒng)空閑時(shí)，電源選通一般只用在模塊級(jí)，而現(xiàn)在對(duì)于粒度越來越精細(xì)的結(jié)構(gòu)，隨著周期的縮短，更多的采用了電源選通。更精細(xì)的粒度增加了晶體管開銷，但是，只要能夠降低功耗，很多設(shè)計(jì)人員還是會(huì)做出這種選擇。 更明顯的例子是ARM的big.LITTLE體系結(jié)構(gòu)。除了主Cortex-A15，這一方法增加了第二個(gè)完整的CPU——Cortex-A7。當(dāng)一個(gè)任務(wù)需要高性能時(shí)，系統(tǒng)啟動(dòng)A15。當(dāng)系統(tǒng)要處理的任務(wù)對(duì)性能要求不高時(shí)，它關(guān)斷A15，在功耗較低的A7上運(yùn)行不關(guān)鍵的任務(wù)。結(jié)果是，大幅度降低了功耗，而且沒有犧牲最大性能。 消除難點(diǎn) 通過使用晶體管來提高性能在20 nm SoC是非常關(guān)鍵的，原因在于：在模塊級(jí)，20 nm芯片并不比相應(yīng)的28 nm快很多。從公開的信息看，這還不是很明顯。例如，TSMC宣稱，其20 nm技術(shù)“…速度比28 nm技術(shù)高出30%…。”這并沒有達(dá)到我們工藝代之間翻倍的預(yù)期，但并不說明這不重要。在整個(gè)模塊上實(shí)現(xiàn)這么高的速率而不是在幾個(gè)關(guān)鍵通路上，那么，可能會(huì)需要大量使用低Vt晶體管，而且有很大的泄漏電流，帶來了更大的本地散熱問題。即使沒有散熱問題，設(shè)計(jì)也很難在20 nm很多工藝、電壓和溫度角上達(dá)到時(shí)序收斂。一些工程師建議，考慮到功耗和其他變化因素，只是把模塊導(dǎo)入到20 nm可能根本無法提高速率。 在20 nm更復(fù)雜的另一個(gè)問題是功耗。動(dòng)態(tài)功耗——CV2f類，在原理上應(yīng)該低于20 nm電路，前提條件是，尺寸更小的特性降低了雜散電容，工作電壓保持不變，頻率與28 nm的相似。雖然每個(gè)晶體管的動(dòng)態(tài)功耗降低了，但是，平面工藝中，由于泄漏電流導(dǎo)致的靜態(tài)功耗在不斷增加。理論上，同樣的Vt，finFET的亞閾值泄漏電流要比平面晶體管低得多，減小了單組件的最大泄漏。因此，采用finFET工藝，設(shè)計(jì)人員可以使用與28 nm相似的Vt和Vcc，同時(shí)提高了性能，降低了靜態(tài)功耗，或者使用較低的Vt，支持更低的Vcc，同時(shí)降低了動(dòng)態(tài)和靜態(tài)功耗。最好的選擇取決于電路以及最終系統(tǒng)的應(yīng)用情況。 使用或者不使用finFET，功耗都是問題。靜態(tài)和動(dòng)態(tài)功耗之和不會(huì)像28 nm那樣簡(jiǎn)單的加起來。而密度增加了兩倍。計(jì)算表明，功耗密度，也就是本地散熱，限制了某些20 nm模塊的布板和時(shí)鐘頻率。 最后，是2.5D。20 nm工藝本質(zhì)上更適合制造2.5D封裝所需要的硅片直通孔(TSV)。時(shí)機(jī)上巧合的是，代工線在20 nm工藝節(jié)點(diǎn)開發(fā)他們的產(chǎn)品TSV技術(shù)。結(jié)果是，在20 nm工藝代，我們可能會(huì)看到大規(guī)模使用TSV來連接多個(gè)管芯的有源電路和無源硅片基底。 這一技術(shù)的前景非常廣闊。對(duì)于面積或者焊盤受限的管芯，2.5D封裝大幅度提高了資源利用率。通過采用封裝內(nèi)寬字I/O替換DDR3，極大的提高了DRAM帶寬。它能夠在一個(gè)很小的引腳布局中集成無法在一個(gè)管芯中制造實(shí)現(xiàn)的各種技術(shù)。但是，從技術(shù)和商業(yè)角度看，問題也很明顯。 系統(tǒng)設(shè)計(jì)人員的觀點(diǎn) 這對(duì)于系統(tǒng)設(shè)計(jì)人員而言意味著什么?首先，并不是所有的SoC產(chǎn)品線能夠自動(dòng)移植到20 nm。最早應(yīng)用的器件晶體管數(shù)量加倍，能夠有效的提高系統(tǒng)性能，降低功耗和成本。早期應(yīng)用的例子包括，多核服務(wù)器CPU、CPU/GPU組合芯片、高端FPGA，以及某些ASIC SoC——可能會(huì)從移動(dòng)市場(chǎng)開始。 其次，是可能會(huì)大量使用多處理任務(wù)的芯片。對(duì)于使用芯片供應(yīng)商提供的完整參考設(shè)計(jì)的系統(tǒng)設(shè)計(jì)團(tuán)隊(duì)而言，可能體會(huì)不到這一點(diǎn)。正如我們?cè)诹硪黄恼轮兴懻摰模绻O(shè)計(jì)團(tuán)隊(duì)涉及到編寫應(yīng)用程序代碼、布線中斷、管理DRAM數(shù)據(jù)流，或者對(duì)實(shí)時(shí)行為建模等，這可能會(huì)是很大的問題。 對(duì)于系統(tǒng)設(shè)計(jì)人員，更明顯的是，這些芯片需要大量的功耗管理工作。芯片設(shè)計(jì)人員會(huì)用盡所有的方法來解決功耗以及工藝變化帶來的問題，包括動(dòng)態(tài)電壓頻率調(diào)整、動(dòng)態(tài)電源選通，以及自適應(yīng)電壓調(diào)整等方法。對(duì)于系統(tǒng)設(shè)計(jì)人員，所有這些方法都很重要。更特別的是，他們能夠完善電源網(wǎng)絡(luò)設(shè)計(jì)，前兩項(xiàng)會(huì)在實(shí)時(shí)行為分析中引入可變或者非確定性延時(shí)。 總之，20 nm會(huì)延續(xù)摩爾定律在集成上發(fā)展趨勢(shì)，但是要付出成本代價(jià)。2.5D封裝技術(shù)的發(fā)展，進(jìn)一步提高了集成度，但是也增大了成本，部分解決了DRAM總線電源和帶寬問題，在一個(gè)封裝中集成了種類更多的IC。隨著系統(tǒng)性能的提高，這一節(jié)點(diǎn)也增加了體系結(jié)構(gòu)的復(fù)雜度。目前為止，它也是功耗管理最復(fù)雜的節(jié)點(diǎn)。 |
