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來源：富昌電子 英特爾或 AMD 的大型昂貴 FPGA 針對性能進行了優(yōu)化，而不是低功耗。這導致了一種普遍的看法，即 FPGA 盡管具有靈活性和可編程硬件配置等優(yōu)勢，但設計人員必須付出更高功耗的代價，尤其是與微控制器相比。 事實上，來自其他制造商的服務于中低端市場的FPGA提供精簡的硬件架構，包含剛好足夠的邏輯元件 (LE) 供嵌入式應用使用，因此可以很好地節(jié)能。這些 FPGA 提供確定性執(zhí)行并支持并行處理，使其成為數據轉換和橋接、始終在線的傳感器集線器以及邊緣人工智能 (AI) 和機器學習推理等功能的理想選擇。 那么，對于低功耗是至關重要的成功因素的設計項目，設計工程師如何選擇低端或中端 FPGA 系列呢？在這種情況下，除了產品數據手冊之外，我們有必要了解每個 FPGA 所基于的硅片架構。 FPGA 中的功耗要素 電子設計中提高電源效率的要求遠遠超出了電池供電設備。低功耗運行和由此產生的低自熱為每個電子系統(tǒng)帶來多重好處，包括： · 增加主處理組件的熱余量，使其能夠高速運行，從而提高系統(tǒng)計算能力 · 提高可靠性：板載器件的結溫和平均故障時間之間存在直接關系。更高效的FPGA在運行時溫度更低，從而降低了機箱內其他組件的溫度 · 使設計更小更輕：更高效的系統(tǒng)產生的廢熱更少，減少了散熱需求。當電路在沒有風扇或散熱片的情況下能以峰值速度運行時，設計者可以減小機箱的尺寸 · 降低系統(tǒng)成本，因為減少或消除了諸如散熱片或風扇等組件，并且使用了額定功率更低的電源和更簡單的PCB 低端或中檔FPGA在許多情況下將執(zhí)行系統(tǒng)中最重要的功能，因此其功耗可能是整體能耗的最大貢獻者。這意味著了解FPGA如何消耗功率非常重要。實際上，FPGA功耗有兩個要素：靜態(tài)功耗和動態(tài)功耗。 靜態(tài)功耗是FPGA在通電但不主動執(zhí)行任何操作時消耗的功率。這種功耗是由晶體管和FPGA其他元件中的漏電流引起的。靜態(tài)功耗相對恒定，無論FPGA是以全速運行還是處于靜止模式，變化都不大。靜態(tài)功耗與邏輯元件的數量、芯片的電源電壓和芯片溫度直接相關。靜態(tài)功耗還受到制造FPGA的硅工藝技術特性的強烈影響。 動態(tài)功耗是FPGA在主動執(zhí)行操作時消耗的功率。這種功耗是由FPGA內部電容的開關操作引起的。動態(tài)功耗與FPGA的開關活動成正比。內部電容開關越頻繁，消耗的動態(tài)功耗就越多。 FPGA 的總功耗是靜態(tài)功耗和動態(tài)功耗的總和。 動態(tài)功耗在很大程度上可以由系統(tǒng)設計人員管理。諸如時鐘門控（可避免在未使用的時鐘樹分支上浪費功率）和用于 RAM 的綜合選項（按地址寬度劃分 RAM 塊）等技術可以應用于任何類型的 FPGA。 靜態(tài)功耗不能以相同的方式直接控制，盡管設計人員可以通過選擇 FPGA 配置來影響它。例如，在選擇 FPGA 時，邏輯單元（LE）的數量是一個重要因素：密度和靜態(tài)功耗之間存在權衡。選擇具有更多邏輯單元（LE）的 FPGA 可以實現更多功能，但代價是更高的靜態(tài)功耗。 所選 FPGA 的硅工藝技術也會嚴重影響靜態(tài)功耗，并且每個 FPGA 制造商的情況都不同。在中低端 FPGA 市場，萊迪思半導體公司和 Microchip 是最突出的制造商：這兩家公司都在開發(fā)制造工藝方面做出了巨大但截然不同的努力，與英特爾和 AMD 使用的傳統(tǒng)基于 SRAM 的 FPGA 技術相比，這些工藝大大降低了靜態(tài)功耗。 FPGA 低功耗硅技術的比較 Microchip 憑借其廣泛的 PolarFire® FPGA 系列在中端市場占據一席之地：其中包括 SoC PolarFire 系列，該系列具有硬連線 RISC-V CPU 和可編程邏輯單元（LE）。這種結構與傳統(tǒng)的基于 SRAM 的 FPGA 有根本區(qū)別。在 Microchip FPGA 中，可編程單元由類似于閃存的非易失性存儲器技術形成，如圖 1 所示。 與基于 SRAM 的 FPGA 不同，這種非易失性單元技術在通電時處于活動狀態(tài)，從而縮短了系統(tǒng)啟動時間。此外，與典型的基于 SRAM 的 FPGA 相比，它可節(jié)省 30% 至 50% 的功耗。 
圖 1：左側顯示的 Microchip 非易失性 FPGA 單元針對性能和低功耗之間的平衡進行了優(yōu)化。右側的 SRAM 單元會消耗大量漏電流，針對高性能進行了優(yōu)化。 隨著最新一代 Microchip FPGA 技術的推出，使用非易失性單元的優(yōu)勢得到了增強，如圖 2 所示。硅-氧化物-氮化物-氧化物-硅 (SONOS) 工藝采用相對先進的 28 nm 工藝制造，與之前 Microchip 浮柵技術中使用的 65 nm 節(jié)點相比，具有成本和性能優(yōu)勢。 SONOS 單元的配置特別適合低功耗。兩個可編程配置控制 FPGA 數據信號路徑。在堆棧漏電流路徑中，兩個非易失性元件中的一個始終被設置成非常深的關斷狀態(tài)。 當數據路徑開啟時，N 溝道非易失性元件處于關閉狀態(tài)，其電壓比正常晶體管電壓高出約 0.5 V，這意味著漏電流將降至可忽略不計的值，遠低于標準 CMOS 晶體管堆棧的漏電流。 當數據路徑關閉時，開關漏電流路徑是關閉狀態(tài)開關上的漏電流。開關為高壓，并且經過優(yōu)化，漏電流遠低于標準晶體管。
圖2：Microchip的SONOS FPGA技術的單元配置。左側顯示的是開啟狀態(tài)的配置，右側顯示的是關閉狀態(tài)的配置。 非易失性SONOS單元在斷電后仍能保持其狀態(tài)，使FPGA在不重新配置的情況下恢復正常操作。總體而言，Microchip估計PolarFire FPGA的靜態(tài)功耗僅為基于SRAM的FPGA的10%。 Microchip采用的非易失性技術方法在FPGA制造中是獨特的，但低端FPGA市場的另一個主要供應商萊迪思也采用了新的工藝技術，以實現低靜態(tài)功耗。 萊迪思Nexus平臺的FPGA采用由三星開發(fā)的完全耗盡絕緣體上硅（FD-SOI）技術，這與用于制造大多數半導體的體硅CMOS工藝類似。與Microchip不同，萊迪思使用易失性SRAM技術：每次上電時，存儲在內部或外部配置存儲器中的比特流對 FPGA 進行編程。 與傳統(tǒng)SRAM體硅工藝技術相比，采用FD-SOI技術可大幅降低 SRAM 單元的漏電流。FD-SOI 技術采用超薄埋氧層，可形成非常小且高效的通道。如圖 3 所示，該技術具有較低的寄生電容和漏電流。此外，由于易受粒子撞擊的區(qū)域（圖3中的橙色部分）更小，該單元的軟錯誤率通常比體硅SRAM低約100倍。
圖 3：萊迪思 FD-SOI 技術具有超薄埋氧層，可顯著降低寄生電容 FD-SOI 技術的另一個優(yōu)勢是可以控制體偏壓，從而調整 FPGA 以實現低功耗或高性能。位于晶體管體上的體電阻使開發(fā)人員能夠在操作過程中控制晶體管的強度。體偏壓控制可通過萊迪思開發(fā)環(huán)境進行編程，可根據應用的功率和熱約束選擇高性能模式或低功耗模式。 萊迪思估計，在 Nexus FD-SOI 平臺上制造的 FPGA 的功耗比同類競爭 FPGA 低 75%。 如何在 FPGA 選擇中考慮靜態(tài)功耗 必須正確看待工藝技術對 FPGA 選擇的影響：功耗只是電子設計中經典的功耗/性能/面積/成本 (PPAC) 權衡的一部分。靜態(tài)功耗只是功耗方程的一個元素，而動態(tài)功耗在總功耗中所占的比例比靜態(tài)功耗更大。 盡管如此，Microchip 和萊迪思在 FPGA 制造工藝中引入的創(chuàng)新可大幅降低靜態(tài)功耗，并增強了低端和中端 FPGA 在基于 AI 和許多其他應用中的吸引力。 |
