數模混合設計驗證工程師

發布時間：2022-9-9 14:16 發布者：KT咨詢

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崗位職責：

1、修改/使用現有的 UVM 和 VMM SystemVerilog 測試平臺，在仿真和數字共存環境中協同仿真混合信號設計；

2、分析/驗證SERDES 的功能；

3、定義和跟蹤驗證測試計劃；

4、調試仿真和數字域中的仿真故障；

5、為SERDES創建頂層模擬測試平臺；

6、對SERDES進行物理布局可靠性分析。

崗位要求：

1、微電子及電子類相關專業，學士及以上學歷；

2、二年以上仿真、混合信號IP設計經驗，熟悉仿真電路如Bandgap、運算放大器、鎖相環、發射器/接收器設計等，有 PCIE DDR USB Serdes 等設計開發經驗者優先考慮；

3、熟悉仿真芯片設計流程及相關EDA工具使用，熟悉Verilog和SystemVerilog；

4、具備使用實驗室基本測試設備進行測試并Debug能力；

5、責任心強，有良好的溝通協調能力。

福利：五險一金補充公積金交通補貼績效獎金年終獎金股票期權

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