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12月6~8日于美國舊金山舉行的2010年IEEE國際電子元件會議(International Electron Device Meeting，IEDM)，呈現了三個顯著的主題趨勢：首先，與技術相關的論文數量減少；其次，業界對于未來制程節點的下一代電晶體架構仍缺乏共識；第三，盡管有一大堆新奇的技術冒出頭，芯片制造商還是堅持認為經濟學與成本才是他們決定未來電晶體與制程技術的推手。 在過去，眾家晶片制造商競逐摩爾定律(Moore’sLaw)與先進制程技術的開發，也因此在IEDM上會有大量相關論文發表；而今日，先進晶片制造商越來越少，也導致今年該會議論文數大幅減少。IEDM大會主席、來自臺積電(TSMC)的MeikeiIeong在會議期間表示："我并沒有看到論文數量有回升的趨勢。" IEDM論文數量減少也可能有其他原因；過去先進晶片制造商的態度較為開放，也常愿意針對即將問世的新技術提供暗示；例如IBM、英特爾(Intel)、東芝(Toshiba)、臺積電與聯電(UMC)等廠商，都會投稿大量論文發表其最新、最厲害的制程開發成果。 在今年的會議上，僅有少量論文提供了晶片供應商下一步發展的線索；許多先進晶片制造商的態度都轉趨謹慎，也不想把技術發展方向透露給對手知道。今年IEDM上發表的論文以學術性質居多，或是在細節上透露不多，讓部分參加者不太滿意。 不過在今年的IEDM上，還是有不少傳言討論先進數位晶片制造商可能會在22/20奈米節點的電晶體架構上可能會采取的策略方向；大多數業界人士相信，先進晶圓代工廠可能會延長使用bulkCMOS制程技術。 其中有不少猜測是針對英特爾而來，有人認為該公司將延長使用bulkCMOS技術，其他人則認為該公司會采用全空乏(fully-depleted)── 或稱超薄絕緣上覆矽(extrathinSOI)；還有一個消息來源甚至指出，英特爾打算在22奈米或15奈米制程節點采用三閘(tri-gate)架構。 其他候選技術還包括采用矽穿孔(through-siliconvias，TSV)技術的3D晶片制程，這是不需依賴半導體制程的技術，而如果晶片制造商能夠達成以合理成本量產矽穿孔3D晶片，該技術可能會成為半導體制程發展藍圖中半途殺出的程咬金。 目前，先進晶片制造商在32/28奈米節點所采用的，是傳統bulkCMOS制程與平面架構的電晶體；但顯然："對于20奈米節點到底將會是哪種電晶體出線，業界仍存在著憂慮。"市場研究機構VLSIResearch執行長G.DanHutcheson表示："在電晶體架構方面，較安全的賭注是將傳統 CMOS技術延伸使用到下一個世代。" SemicoResearch的分析師JoanneItow也同意以上節點，其理由是基于成本；Itow表示，試圖在22/20奈米節點轉用新奇的電晶體架構，不但代價太昂貴、風險也太高。只是，究竟晶片制造商還能把目前的bulkCMOS技術延伸使用多久，還是個未知數。 在22/20奈米節點之后，對于預期在2013年問世的16奈米邏輯制程節點之實際電晶體架構，晶片制造商之間的共識非常小；目前臺面上也有不少候選技術，包括三五族半導體(III-V)、bulkCMOS、FinFET、全空乏SOI、多閘極(multi-gate)等等。 至于還有更遠一段距離的16奈米以下制程節點，可能采用的技術范圍更是完全開放，除了現有的技術，還有其他各種新奇的架構，例如三五族半導體、碳奈米管、石墨烯(graphene)、量子阱(quantumwell)FET等等。 |
