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以DALSA 公司的CA-D7-1024T數字CCD相機為例,詳細討論了數字CCD相機的接口信號及其時序關系;研究了數字CCD相機圖像傳輸卡的關鍵技術,介紹了傳輸卡的電路原理及各部分的實現方法｡ 隨著CCD技術的發展,頻率高､數字化的新型CCD相機不斷出現｡CCD相機輸出的數字化,簡化了相機與傳輸采集系統的接口設計,使數字CCD相機正越來越多地成為實時PCI控制､數據采集､圖形圖像處理､遙感遙測等系統中的探測器｡這種CCD相機多采用幀轉移型體系結構,轉換速度快,量化精度､量子效率高｡準確理解相機的接口信號及其時序關系,掌握其圖像數據傳輸卡的原理及實現方法,可大大拓寬數字CCD相機的應用領域,提高應用系統的靈活性｡ 1 數字CCD相機及其接口技術 在本系統中使用DALSA公司生產的CA-D7-1024T數字CCD相機｡該相機是一種幀轉移型的CCD相機,相機的空間分辨力為1024%26;#215;1024像元,單像元尺寸為12μm%26;#215;12μm,100%填充因子｡在相機內部采用了相關雙采樣(CDS)､垂直反暈(VAB)等技術,大大提高了相機的成像品質｡相機輸出經過采樣､量化的數據,量化精度為12位,最大幀頻為8.4Hz,電子快門｡相機內部由CCD圖像傳感器､驅動器､定時器､A/D轉換等模塊組成｡其接口信號分為兩類:用戶總線接口信號和數據總線接口信號｡ 用戶總線接口信號包括: ·EXSYNC 觸發幀讀出信號,是必備信號｡當EXSYNC固定接低電平時,相機以最大幀速率輸出圖像數據;當EXSYNC正負交替時,它的下降沿觸發幀讀出｡ ·RIN 像元復位信號,為可選信號｡在兩次EXSYNC有效之間復位像元(給積累電荷的電容放電),從而縮短有效曝光時間｡PRIN低有效,在其上升沿開始有效曝光｡如果PRIN固定接高電平,積分時間最大;如果PRIN被固定接低電平,探測器收集不到任何圖像信息｡ ·BIN 像元合并信號,也是可選信號,可以控制像元合并｡像元合并后會降低相機的空間分辨率,但會增強探測器對光的敏感性｡BIN信號高有效,不用時將其接為低電平｡ 以上信號均由應用系統產生,送給相機,為應用系統根據需要設定相機的工作模式提供了手段｡ 數據總線接口信號為相機輸出信號,包括: ·DATA0~11 12位數據總線｡DATA0~11是相機輸出的､分別對應目標某個像元灰度的12位圖像數據｡ ·STROBE像元時鐘信號｡STROBE是圖像數據的像元時鐘｡它的頻率與數據速率相同,即使數據無效,STROBE仍然連續交變｡為了獲得有效的圖像數據,傳輸卡應在FVAL和LVAL為高電平時,在STROBE的下降沿進行數據鎖存｡ ·FVAL 幀同步信號｡FVAL高電平表明相機正輸出一幀有效數據｡ ·LVAL 行同步信號｡當FVAL為高電平時,LVAL高電平表明相機正輸出一個有效的像元行｡在兩個有效行之間,LVAL會變低跳過幾個無效的像元,跳過的像元數取決于相機的型號和預觸發設定｡ 圖像數據傳輸卡正是利用這些接口信號來實現對相機的控制及圖像數據的抓取操作｡為提高信號的抗干擾能力,所有這些接口信號均按RS422規范?以差分方式在數字相機和圖像傳輸卡間進行傳輸,傳輸電纜為100Ω屏蔽雙絞線｡圖1表示了相機接口信號之間的時序關系｡ 當PRIN由低電平向高電平跳變時,相機開始曝光｡達到設定的曝光時間后,使EXSYNC信號變低,觸發幀讀出｡此時相機首先進行幀轉移,幀轉移一結束,輸出信號FVAL由低變高表示有效的數據幀開始,LVAL由低變高表示相機正輸出有效像元行｡當FVAL和LVAL再一次變低時,表示一幀數據輸出結束,可以開始第二次觸發幀讀出(使EXSYNC有效)｡第二次曝光可在第一次幀轉移結束后與第二次幀讀出啟動前這段時間進行,曝光時間在一定范圍內可調｡ 2 數字CCD相機圖像數據傳輸卡的設計實現 在應用系統中,數字CCD相機圖像數據傳輸卡的主要任務是產生相機工作所需的輸入信號,解譯相機的輸出信號,使相機在電控方式下工作?并實時､正確地抓取相機輸出的圖像數據,在相機和計算機內存之間建立硬件傳輸通道｡為了適應數字CCD相機數據傳輸速率的不斷提高,早期基于ISA總線的圖像數據傳輸卡正逐步向基于PCI總線的傳輸卡過渡｡ 2.1 圖像數據傳輸卡電路說明 筆者設計開發的適用于DALSA公司CA-D7-1024T型數字CCD相機的圖像傳輸卡的原理框圖如圖2所示｡ 驅動轉換接口電路對相機與傳輸卡間的接口信號進行RS422和TTL電平間的相互轉換;雙口RAM為幀存儲器,經編程控制可將相機輸出的一幀圖像數據寫入,或經PCI橋讀出圖像數據至內存｡采用幀存儲器可以實現多個相機同時曝光,圖像數據分時通過計算機總線寫入內存｡FPGA時序發生器用來產生雙口RAM的地址線､讀寫控制線以及相機和傳輸卡正常工作所需的聯絡信號｡PCI接口芯片是計算機與雙口RAM及FPGA間的橋梁,在它們之間實現數據､控制信號的傳輸,并可通過初始化設置,實現PCI協議提供的各種傳輸模式｡ 2.2 FPGA時序邏輯發生器設計 本圖像數據傳輸卡采用ALTRA公司生產的FPGA芯片EPM7128SLC84-15作為時序邏輯發生器｡通過在系統編程(ISP)使其實現一個20位計數器､一個1位計數器､兩個鎖存器及十幾個非標邏輯門的功能｡其中20位計數器給1M%26;#215;4Bit的幀存儲器提供地址;1位計數器用來對卡上的30MHz時鐘信號進行二分頻,產生15MHz的VCLK信號;兩個鎖存器分別輸出行同步和場同步信號;邏輯門用來實現信號的與､或､非等邏輯運算｡ ALTERA公司的MAX+PLUSⅡ編程仿真工具軟件,可對FPGA芯片進行在系統編程､仿真､調試,大大提高了傳輸卡設計的靈活性和對不同型號相機的適應能力,縮短了傳輸卡的研發周期｡使用AHDL編程語言對FPGA芯片進行在系統編程,程序文件的主體如下: BEGIN HSYNC = lpm_ff_component2.q0..0 lpm_ff_component2.clock = FVALT&STROBT&LVALT& GP5 # GP5&VCLK lpm_ff_component2.data0..0 = HSYNN VSYNC = lpm_ff_component3.q0..0 lpm_ff_component3.clock = FVALT&STROBT&LVALT& GP5 # GP5&VCLK lpm_ff_component3.data0..0 = VSYNN STROO = FVALT&STROBT&LVALT&GP5 A19..0 = lpm_counter_component.q19..0 lpm_counter_component.aclr = sclr lpm_counter_component.clock=FVALT&STROBT&LVALT& GP5 # GP5&VCLK /WE = FVALT&LVALT& STROO /OE = FVALT FVTA = FVALT /FVTA = FVALT VCLK = lpm_counter_component1.q0..0 lpm_counter_component1.clock = VVCLK VVCLK = CLK & GP5 2VCLK = VVCLK F1 = A19&GP5 HSYNN =A5&A6&A7&A8&A9&GP5 VSYNN =A14&A15&A16&A17&A18&GP5 END 2.3 多層高速印制電路板設計 筆者研制的圖像數據傳輸卡的印制板設計為四層板,除了頂層和低層外,單獨設計了電源和地層,這是基于PCI總線板卡的基本要求｡另外,由于卡上的數據､地址及控制信號多為高速信號,在進行印制板設計時,還必須注意以下幾點: ·PCI橋引腳的最大走線長度限于1.5英寸,CLK信號走線長度限于2.5%26;#177;0.1英寸,且只連接一個負載; ·板上的共享PCI信號線的無負載特性阻抗(Z0)應控制在60~100Ω; ·PCI控制信號應考慮上拉電阻; ·每個電源引腳都要對地去耦合,處理開關電流的沖擊｡一般跨接0.01μF高頻去耦電容; ·共享的PCI信號在板上,只能帶一個負載｡ 在深入研究了數字CCD相機接口要求的基礎上,按照以上的設計原理,自行研制成功基于PCI總線的､適用于多相機同時曝光的圖像數據傳輸卡｡該卡在機載多波段偏振成像系統原理樣機中成功地通過了調試｡測試數據表明,圖像數據傳輸卡能夠滿足系統的設計要求｡ |
