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文中介紹了MOTOROLA公司的嵌入式微處理器MCF5249的原理､特點和引腳功能,說明了基于該處理器和嵌入式操作系統UCLINUX的網絡相機結構,給出了用MCF5249進行網絡相機設計時的資源分配情況及電路設計注意事項｡ 1 概述 MCF5249是motorola公司推出的32位嵌入式微處理器,該器件以ColdFire 32 位微處理機體系結構為基礎,并帶有96kB 的片內SRAM､8kB 指令高速緩存､兩個獨立UART 和16 位定時器以及一個PLL 時鐘,同時還帶有軟件監視時鐘､GPIO 線路､兩個I2C接口､QSPI口､4通道DMA和一個非粘合性SDRAM 控制器｡此外,該器件還集成了一個12位DAC和一個增強型累積乘法?EMAC 單元,可用來為音頻和其它應用提供快速運算和信號處理所需的DSP 功能｡MCF5249的最高工作頻率為140MHz,性能可達125Dhrystone 2.1 MIPS,而功耗僅為每兆赫1.3mW｡因而可廣泛用于音頻設備､成像､生物統計學和工業控制等領域｡ 2 性能特點及引腳說明 MCF5249內含V2 ColdFire 處理器核､96kB 靜態SRAM､8kB 指令緩存､EMAC增強型累積乘法單元､2 個獨立的通用異步收發器?UARTs ､2 個獨立的16 位定時器､兩個獨立的I2C 接口､以及16-bit寬度的四通道的SDRAM控制器等模塊,另外MCF5249還集成了PLL和軟件看門狗Software watchdog ､數字音頻傳輸和接收口(符合IEC958音頻協議)及IDE和SmartMedia接口等｡圖1所示是MCF5249的主要功能框圖｡ MCF5249能夠支持CD-ROM和CD-ROM XA塊編碼和解碼功能,并具有4個可編程選擇的后臺實時處理Debug模塊｡ MCF5249芯片的內核電壓為1.8V,I/O電壓為3.3V,具有160腳MAPBGA(140MHz的最高頻率)和144腳QFP(120MHz的最高頻率)兩種封裝形式｡其中160腳的MCF5249比144腳增加了QSPI CS1等功能管腳. 2.1 采用MCF5249構成的網絡相機 基于MCF5249的上述功能,筆者設計了一種能夠對采集到的圖像進行實時網絡傳輸的嵌入式相機系統｡如圖3所示?它由圖像傳感器､幀存儲器､網絡控制器､鍵盤､顯示模塊等部分組成｡其中圖像傳感器采用OMNIVISION公司的OV9620高分辨率CMOS圖像傳感器｡該傳感器具有1280%26;#215;1024的分辨率和1024等級的色度信息｡最高拍攝速度可達每秒十五幀｡OV9620的控制端口與MCF5249的I2C口直接相連｡為了使輸出的圖像數據方便地同幀存儲器相連,筆者設計時只用了高八位數據｡幀存儲器采用ISSI公司的18Mbit存儲器IS61LPD102418A｡該存儲器的數據讀取速率為7ns,且控制簡單,易于使用｡設置存儲器是由于像素的速率與MCF5249的速率不匹配,而用其起緩存作用的｡網絡控制器選用DAVICOM公司的DM9000快速以太網控制處理器,該處理器配備有標準10M以太網接口,包括MAC和PHY｡物理層支持以太網接口協議｡由于數據有時是以猝發形式收到的,因此,DM9000還集成有接收緩沖區,以便在接收到數據時能把數據放到這個緩沖區中,然后由數據鏈路層直接從該緩沖區里取走數據｡鏈路層通常包括操作系統中的設備驅動程序和計算機中對應的網絡接口卡,它們一起處理與電纜的物理接口細節數據,它的緩沖區可用來暫時存儲要發送或接收的幀｡MCF5249在使用時還需輔以4M%26;#215;16位數據寬度的SDRAM和4MB的在線可擦除FLASH MX29LV160BTC｡ 該系統工作時,首先通過FLASH自動加載操作系統,然后由系統控制MCF5249的I2C接口以控制傳感器曝光并將一幀圖像寫入SRAM｡采集結束后,MCF5249通過GPIO口讀入像素數據,并通過內部嵌入的JPEG圖像壓縮編碼模塊將其轉換成易于網絡傳輸的低數據量圖像數據流,然后輸出給DM9000網絡控制器,最后傳輸至網絡｡ 針對不同要求,可將該相機的圖像分辨率分為320%26;#215;240､640%26;#215;480､1024%26;#215;769三種等級,不同等級分辨率對應的圖像處理速度分別為15fps(frame per second) ､10fps､3fps｡圖2所示是該系統的總體框架｡其中的顯示模塊采用6963系列128%26;#215;64的LCD,主要用來顯示系統時鐘､系統狀態以及卡的ID號等｡ 4 結束語 在采用MCF5249設計網絡圖像傳輸系統時,還應注意以下幾點: (1) 合理的地層和電源層隔離 建議使用較為完整的一個PLANE 作為地層,如果存在多個“地”(例如:數字地,模擬地,保護地等),則應在同一個地層上適當分割｡其電源層也應與之類似｡此外,還應當注意低噪聲電路部分電源和高噪聲電路部分電源的隔離或濾波｡ (2) 合理的去耦電容排布 在電源進線端,各個數字芯片電源引腳的附近一般都分布有適當的去耦電容｡設計時應使之與核心板隔離,同時還應在各個端口使用適當的輸入輸出緩沖｡ |
