ARM異常處理流程

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在學習與開發(fā)ARM處理器的過程中，一個不能繞開的話題就是異常處理流程。它在ARM的體系架構(gòu)中，占據(jù)著不可動搖的重要地位。此處就以Coterx-A系列的ARM處理器簡單分析一下異常中斷處理流程。

說異常處理流程之前，我們先說一下ARM處理器的工作模式和異常源。

在Coterx-A系列之前的ARM處理器，一共有個基本工作模式：

User : 非特權(quán)模式，大部分任務(wù)執(zhí)行在這種模式;

FIQ : 當一個高優(yōu)先級(fast) 中斷產(chǎn)生時將會進入這種模式;

IRQ : 當一個低優(yōu)先級(normal) 中斷產(chǎn)生時將會進入這種模式;

Supervisor :當復位或軟中斷指令執(zhí)行時將會進入這種模式;

Abort : 當存取異常時將會進入這種模式;

Undef : 當執(zhí)行未定義指令時會進入這種模式;

System : 使用和User模式相同寄存器集的特權(quán)模式;

而Coterx-A系列處理器則多了一種工作模式：

Monitor : 是為了安全而擴展出的用于執(zhí)行安全監(jiān)控代碼的模式;

我們先想一下現(xiàn)實生活中遇到的類似情況，看看我們是怎么處理的。假如我們現(xiàn)在正在聽歌，突然門鈴響了，我們怎么辦呢?首先把歌暫停一下，也就是保存當前正在播放的狀態(tài)。然后去開門看看是誰，忙完了，繼續(xù)回來聽歌。總結(jié)一下：突然情況發(fā)生時，保存當前狀態(tài)，去處理突發(fā)事件，完成后，恢復保存的狀態(tài)，繼續(xù)進行。

而在ARM內(nèi)核規(guī)定的異常處理流程也采用了類似的流程。

當異常產(chǎn)生時, ARM core:

拷貝 CPSR 到 SPSR_

設(shè)置適當?shù)?CPSR 位：

改變處理器狀態(tài)進入ARM態(tài)

改變處理器模式進入相應(yīng)的異常模式

設(shè)置中斷禁止位禁止相應(yīng)中斷 (如果需要)

保存返回地址到 LR_

設(shè)置 PC 為相應(yīng)的異常向量

返回時, 異常處理需要:

從 SPSR_恢復CPSR

從LR_恢復PC

以上所有的操作都是在ARM態(tài)下進行的。大家看看這個流程是否符合我們從實際生活中所總結(jié)的流程。

異常發(fā)生時，ARM Core自動保存CPSR->SPSR(對應(yīng)的異常模式下的SPSR寄存器)、保存返回地址->LR(對應(yīng)的異常模式下的LR寄存器)，這些操作都是為了保存現(xiàn)場，以便將來返回。而設(shè)置CPSR則是為了處理異常。保存的返回地址則是異常發(fā)生前正在執(zhí)行指令的下一條指令的地址，即此時的(pc-4)。

處理完成時，我們自己需要恢復CPSR、PC則是為了繼續(xù)執(zhí)行異常發(fā)生前的指令。

而ARM匯編中的跳轉(zhuǎn)指令的執(zhí)行也才用了同樣的流程。大家有興趣的話，可以自己編寫代碼調(diào)試，觀察現(xiàn)象。