如何設計并調試鎖相環PLL

小融一號

簡介

設計并調試鎖相環(PLL)電路可能會很復雜，除非工程師深入了解PLL理論以及邏輯開發過程。本文介紹PLL設計的簡易方法，并提供有效、符合邏輯的方法調試PLL問題。

仿真

如果不在特定條件下進行仿真，則估計一個PLL電路的規格將會是十分困難的。因此，進行PLL設計的第一步應當是仿真。我們建議工程師使用ADIsimPLL軟件運行基于系統要求的仿真，包括參考頻率、步進頻率、相位噪聲（抖動）和頻率雜散限制。

許多工程師面對如何選擇參考頻率會感到無所適從，但其實參考頻率和輸出頻率步進之間的關系是很簡單的。采用整數N分頻PLL，則輸出頻率步進等于鑒頻鑒相器(PFD)輸入端的頻率，該頻率等于參考分頻器R 分頻后的參考頻率。采用小數N分頻PLL，則輸出頻率步進等于PFD輸入頻率除以MOD值，因此，您可以使用較高的參考頻率，獲得較小的頻率步進。決定使用整數N分頻或是小數N分頻時，可犧牲相位噪聲性能換取頻率步進，即：較低的PFD頻率具有更好的輸出頻率分辨率，但相位噪聲性能下降。

例如，表1顯示若要求具有固定頻率輸出以及極大的頻率步進，則應首選整數N分頻PLL（如ADF4106），因為它具有更佳的總帶內相位噪聲。相反，若要求具有較小的頻率步進，則應首選小數N分頻PLL（如ADF4153）,因為它的總噪聲性能優于整數N分頻PLL。相位噪聲是一個基本的PLL規格，但數據手冊無法針對所有可能的應用指定性能參數。因此，先仿真，然后進行實際硬件的測試就變得極為關鍵。

表1. 相位噪聲確定PLL 的選擇

甚至在真實條件下通過ADIsimPLL仿真PLL電路時，結果也可能是不夠的，除非真實參考以及壓控振蕩器(VCO)的模型文件已包含在內。如果未包含在內，則仿真器將使用理想參考和VCO進行仿真。若要求高仿真精度，則花在編輯VCO和基準電壓源庫文件上的時間將會是值得的。

PLL使用與放大器類似的負反饋控制系統，因此環路帶寬和相位裕量的概念此處依然適用。通常，環路帶寬應設為PFD頻率的十分之一以下，且相位裕量的安全范圍為45°至60°。此外，應當進行針對真實電路板的仿真和原型制作，以便確認電路符合PCB 布局對寄生元件、電阻容差和環路濾波器電容的規格要求。

有些情況下，暫時沒有合適的電阻和電容值，因此工程師必須確定是否能使用其他值。在ADIsimPLL的“工具”菜單中隱藏了一項小功能，為“BUILT”。該功能可將電阻和電容值轉換為最接近的標準工程值，允許設計人員返回仿真界面，驗證相位裕量和環路帶寬的新數值。

寄存器

ADI PLL提供很多用戶可配置選項，具有靈活的設計環境，但也會產生如何確定存儲在每個寄存器中數值的難題。一種方便的解決方案是使用評估軟件設置寄存器值，甚至PCB 未連接仿真器時也能這么做。然后，設置文件可保存為.stp 文件，或下載至評估板中。圖1顯示ADIsimPLL仿真結果，提供諸如VCO內核電流等參數的建議寄存器值。

原理圖和PCB 布局

設計完整PLL電路時，需牢記幾點。首先，重要的是匹配PLL的參考輸入端口阻抗，將反射降至最低。另外，保持電容與輸入端口并聯組合值盡量小，因為它會降低輸入信號的壓擺率，增加PLL環路噪聲。更多詳細信息請參考PLL數據手冊上的輸入要求。

其次，將模擬電源與數字電源相分離，最大程度減少它們之間的干擾。VCO 電源特別敏感，因此此處的雜散和噪聲可輕易耦合至PLL 輸出。再則，用于組成環路濾波器的電阻和電容應當放置在盡可能離PLL 芯片近的地方，并使用仿真文件中的建議值。若您在改變環路濾波器元器件值之后發現難以鎖定信號，請嘗試使用最初用于評估板的數值。

對于PCB 布局而言，其主要原則是將輸入與輸出分離，確保數字電路不會干擾模擬電路。例如，若SPI 總線太過靠近參考輸入或VCO輸出，則訪問PLL 寄存器時，VCO輸出會在PLL輸出端產生雜散現象。

從熱設計角度來看，可在PLL 芯片底下放置一個導熱接地焊盤，確保熱量流經焊盤，到達PCB和散熱片。在極端環境下使用時，設計人員應計算PLL芯片和PCB的所有熱參數。

有效利用MUXOUT

在調試階段開始時，若PLL不鎖定，則很難確定應當從何處開始。第一步，可以使用MUXOUT查看是否所有內部功能單元都正常工作，如圖2 所示。例如，MUXOUT能顯示R計數器輸出，指示參考輸入信號良好，且寄存器內容成功寫入。MUXOUT還能檢查檢測器的鎖定狀態，以及反饋環路中的N分頻輸出。通過這種方法，設計人員可確定每個分頻器、增益或頻率值是否正確。這是調試PLL 的基本過程。

圖2. MUXOUT 引腳輔助PLL 進行調試

時域分析

調試PLL時，使用時域分析，演示寫入串行外設接口(SPI)總線上的寄存器數據是正確的。雖然讀寫操作需要的時間比較長，但請確保SPI時序符合規格，且不同線路之間的串擾減小到最低程度。

應當參考PLL數據手冊中的時序圖，以便確定數據建立時間、時鐘速度、脈沖寬度和其他規格。確保留有足夠的裕量，以便在所有條件下都滿足時序要求。使用示波器檢查時域內的時鐘和數據邊沿位于正確位置。若時鐘和數據線路太過接近，則串擾會使時鐘能量通過PCB布線耦合至數據線路。這種耦合會導致數據線路在時鐘的上升沿產生毛刺。因此，讀寫寄存器時需檢查這兩條線路，尤其當寄存器出現錯誤時。確保線路電壓滿足表2的規格。

頻譜分析

頻域中的問題更常見、更復雜。如果使用頻譜分析儀，則應當首先檢查PLL輸出是否鎖定；如果波形具有穩定的頻率峰值則表示鎖定。如果未鎖定，則應當遵循前文所述的步驟。

如果PLL已鎖定，則收窄頻譜分析儀帶寬，以便確定相位噪聲是否位于可接受范圍內，并將測試結果與仿真結果對照確認。測量某些帶寬條件下的相位噪聲，如1kHz、10kHz和1MHz。

若結果與預期不符，則應首先回顧環路濾波器設計，檢查PCB板上元器件的真實值。然后，檢查參考輸入的相位噪聲是否與仿真結果一致。PLL仿真相位噪聲應與真實值接近，除非外部條件有所不同，或向寄存器寫入了錯誤值。

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電源噪聲不可忽略，哪怕使用了低噪聲LDO；因為DC-DC轉換器和LDO都可能成為噪聲源。LDO數據手冊顯示的噪聲頻譜密度通常會影響噪聲敏感型器件，比如PLL（見圖3）。為PLL選擇低噪聲電源，特別是需要為VCO的內核電流提供電源。

圖3. LDO 噪聲頻譜密度

通常PLL的輸出端會有四種類型的雜散：PFD 或參考雜散、小數雜散、整數邊界雜散以及外部來源雜散，如電源。所有PLL都至少有一種類型的雜散，雖然永遠無法消除這些雜散，但某些情況下，在不同類型的雜散或頻率之間進行取舍，可以改進整體性能。

若要避免參考雜散，請檢查參考信號的上升沿。邊沿過快或邊沿幅度過大都會對頻域造成嚴重的諧波現象。另外，仔細檢查PCB 布局，避免輸入和輸出之間產生串擾。

如需最大程度地減少小數雜散，可增加擾動，迫使小數雜散進入本底噪聲中，但這樣做會略為增加本底噪聲。

整數邊界雜散不常見，且僅當輸出頻率過于接近參考頻率的整數倍時才會發生，此時環路濾波器無法將其濾除。解決該問題的簡便方法是重新調節參考頻率方案。例如，若邊界雜散發生在1100MHz處，且輸出為1100.1MHz，參考輸入為20 MHz，則使用100kHz 環路濾波器將參考頻率改為30MHz即可消除該雜散。

結論

調試PLL 要求對PLL具有深入的理解，并且如果在設計階段格外仔細，就能避免很多問題。若問題發生在調試階段，請遵循本文所述之建議，對問題逐一進行分析并逐步解決問題。